關於amp的match問題

minzyyl

原帖由 erwbeflkw 於 2009-7-18 08:06 PM 發表
& U& l, o1 P4 o# @! t4 f( q9 g方案一：
/ t9 v  l, a+ I7 U; f  AB     AB
% v! e3 `- F- a+ m1 R1 B& C        x
  BA     BA　　兩個兩個相互共用應該也算common-central
- k; L7 c5 l& O
- I# p! }6 X# D$ z, v5 K如果不共用
　A      B          A      B
        x        X         x
' `, R4 C2 T) W2 e7 U　B      A          B      A   
　　 ...

  [6 {) P$ Y$ ~2 u$ c
方案一勉強算CC,兩兩共用但中間不共用,可能不是很match,其他基本上同意.

% D; L! @5 z9 ]- {. v. {第二种如果不共用,感覺就對稱電流方向考慮應該是最好的,感覺不理想的就是如果電路比較在乎計生電容,也就是說RD比較在乎速度,就不是最佳的了吧? 不知道分析的對不對

songyafan

If you are very care match and the current ,I suggest you use the two, because its match very good than the others, about the current's orientation , you don't share the S/D can be OK.

lnxmj

但是把A,B看成一个整体时，整体间的电流方向是一致的。。。。。。

nebula0911

以我自己的作法是選第二種,原因如下:既然是輸入級,那重點就是不讓IN&IP miss match,如果在這裡就miss match的話,後面各級處理的再好都沒用.所以我會增加一點面積來達成這個效果.
- b& o$ k- W! s# W2 h- }RD聽到這個理由一般都會接受.畢竟省面積到處都可能作的到,唯有輸入級的面積是省不了的!!(當然先決條件是RD能認同)

li202

原帖由 nebula0911 於 2009-7-30 03:12 PM 發表
以我自己的作法是選第二種,原因如下:既然是輸入級,那重點就是不讓IN&IP miss match,如果在這裡就miss match的話,後面各級處理的再好都沒用.所以我會增加一點面積來達成這個效果.
RD聽到這個理由一般都會接受.畢竟省 ...

3 l  R/ O. O4 y
+1

輸入級的match是最重要的, 他會影響許多性能優劣

lethalkiss1

当然第2种啊
1  面积小
2 drain 面积最小， 与sub 的电容小
3 符合common central  
& i0 a( `& y6 ?
类比电路的mos  match， 最关键是gate基本一致， 这样vt的偏差最小啊，  就算电流方向不一致， 如果有个偏差的话， 那a和b 也是一起偏差的。

L_ju

9 d" ~1 d7 E# j! F1 G. u
, T* F( h2 p0 W4 q

/ a; S( \  a0 m6 l1 M

antoniocc

請問各位前輩
$ R  b3 h! ^6 @7 ?+ m; n4 [
( p9 M) J3 i( R- y" D6 @4 fABBA       ABBA
5 K/ Q, P* U- [# dBAAB  和  ABBA
/ ?7 o; V1 f1 T6 e* T. G
2 Y! M" G' p4 o3 L5 I% @這兩種又有什麼差異??

dreamflying61

第二种较好吧！
看你的管子个数而定

garyliao70

we use 3rd method
- B4 F9 }9 W( }0 P1 o( Jand work well sfdr & snd ok!

minnie0606

回復 1# minzyyl
0 d3 c; Q% y% e
* G; h7 Z; [5 }2 ^& A7 `6 t
7 I$ X" A/ b9 |) E8 i    我都用第2種方式~common-centroid
    省面積~而且特性較好~
) Y" |3 Q9 J# e: S+ x    mosㄉ條件一樣~

ONLYFLYSKY

梯度效應考量、ID電流考量。

dlchen

回復 20# minzyyl
  s  A7 ~1 `1 V# B
7 e5 g$ U  ]" T% y8 [# n. q我也想知道不共用的理由是什麼?
& b( V9 b( [7 }/ W" m" A

ONLYFLYSKY

看元件的剖面圖，能夠共用的是s端或是d端，不同製程之元件能夠共用的點不同，rule與rule的規則。就彼此卡死，AA一定會分段。

minzyyl

前年發的帖子竟然還在。。。

現在的認識又多了點。這個例子，應該把STI和WPE算上去，那麼答案就比較明顯了。

ONLYFLYSKY

要看元件的製程，元件之端點是否能夠共用，目前遇到的元件是nmos元件都只能是獨立元件，能排的只是二維格式，因bulk是共用的，s與d共用的機會根本是不可能的

依照我這個例子，我會說，看元件製程而定。
事情並沒有絕對，只有合理性，
5 a. \4 L% N& N* Q6 vrd與layout的考慮立場並不相同，唯一能夠說明的只有雙方的溝通了解。而非傾向單一方的說法。