Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 請教hspice暫態分析的問題

查看: 25633|回復: 11

[問題求助] 請教hspice暫態分析的問題

[複製鏈接]

君婷

電梯直達

1^#

發表於 2007-9-2 21:53:16 | 只看該作者回帖獎勵

|正序瀏覽 |閱讀模式

以下是暫態分析的一段指令：
.tran 10n 100n

書上是寫求某段時域中電路的響應。
而此段指令解釋為從0到100ns進行暫態分析，並且每10ns 記錄一次。
小妹想請教一下關於每多少ns記錄一次，這個到底是什麼意思? 還有記錄的時間設大與設小  在輸出波形圖中有何差異阿?

假設我的hspice檔內容如下：
vin  a gnd! pwl(0n 0v,5n 0v,5.2n 5v,5.7n 5v,5.9n 0v)
.tran 0.1n 10n
.option post
.end
----------------------------------------------------
我的輸入電壓vin 它的rise及fall時間皆設0.2ns的延遲時間，然後我暫態分析設每0.1ns記錄一次。
我想問，我每多少秒記錄一次的時間若比輸入訊號的rise及fall延遲時間還長的話，是不是就無法作暫態分析?或是看輸出波形時，
輸入訊號的rise及fall延遲時間在輸出波形中不會有延遲?
-----------------------
小妹個人的看法是理想上，輸出訊號波形應該與輸入訊號波形相同並且沒有任何時間點發生delay。
除非輸入訊號本身有delay ，輸出波形理應與輸入波形一樣並且也有delay。
即然如此...  那我hspice檔中設輸入訊號rise及fall延遲時間為0.2ns 則輸出波形中rise及fall延遲時間也應為0.2ns 。
所以為了正確的分析輸出波形，我暫態分析指令中應該以<0.2ns 的時間每次記錄一次，這樣輸出波形才有0.2ns的延遲時間!
而如果設>0.2ns 記錄一次，則輸出波形中將不會有這0.2ns的延遲時間出現吧?
-----------------------
請問小妹對於暫態分析指令中，對於每多少ns記錄一次的觀念及用法是否正確? 輸入訊號有延遲，則暫態分析每次記錄的時間需小於這延遲的時間才測的到?    麻煩先進們糾正和指教謝謝唷^^

分享到: QQ好友和群 QQ空間 騰訊微博 騰訊朋友

收藏0 分享頂0 踩0 分享

回復

使用道具舉報

ming0906

12^#

發表於 2007-12-23 21:01:07 | 只看該作者

Hi~各位大大
我是HSPICE新手~最近老師要我們寫一個4-bit DAC，不知如何著手，網路上是否有可參考的範本資料~
謝謝各位大大

回復支持反對

使用道具舉報

finster

11^#

發表於 2007-10-16 23:23:04 | 只看該作者

不好意思,因為前陣子工作在忙,故而較少上來論壇,所以也沒留意到妳的問題

通常,我們在作的delay並不會拖到大於輸入信號半個週期,因為那表示這個delay是非常危險的情況和設計,但,有一種情況會比較特殊些
那就是應用在高速電路中,如high speed serial link電路,假設有2Ghz的clock,那它的一個週期則為0.5ns,試想一下,一個週期就只有0.5ns,那一個反相器的delay time要小到多少才不會影響到信號的傳輸,所以,這是高速電路應用中所遇到的困難
一般在應用中,我們的clock並不會非常地高(大於1GHz),所以也就沒有這個問題,但如果是手機或者微波電路,那這個問題就會很麻煩

另外,delay time的應用上,通常是用在digital circuit中,因為clock tree的緣故,所以時常需要用到delay cell來讓chip內部的clock timing能夠符合到spec.,所以,只要能夠達到delay,後面再加一級較強的buffer即可

最後,電壓源的上限是要看製程而定
如0.35um,其電壓源的上限就是3.3V,若是0.25um,因為內部有兩組電壓,所以就有2.5V和3.3V
所以,不同的製程就有不同的電壓源上限

原帖由君婷於 2007-9-6 08:11 AM 發表
) G T9 Y* b3 h: n% a副版: P8 Q G$ p4 T
您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?: ~0 H* v9 B c7 V$ j x4 c
像您說通常輸入信號大約設0.5ns左右，但測出的delay時間最大允許的誤差可 ...

回復支持反對

使用道具舉報

yoyo20701

10^#

發表於 2007-10-15 03:54:03 | 只看該作者

嗯~~講的真好~~本來不知道的問題~現在都知道囉~多謝大大無私

回復支持反對

使用道具舉報

君婷

9^#

樓主| 發表於 2007-9-6 08:11:55 | 只看該作者

副版
您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?
像您說通常輸入信號大約設0.5ns左右，但測出的delay時間最大允許的誤差可以大到超過0.5ns且小於輸入信號半個週期那麼大的範圍嗎

因為我覺得如果delay時間允許誤差的上限越大可能輸出波形會越明顯的失真吧^^
還有請問類比電路的輸入訊號通常用多少伏測式?一方面我不知電壓源上限可設多大，所以我都vdd設5v 而輸入信號也5v

同時也謝謝m851055 的說明 ^^

[ 本帖最後由君婷於 2007-9-6 08:18 AM 編輯 ]

回復支持反對

使用道具舉報

finster

8^#

發表於 2007-9-5 23:55:26 | 只看該作者

對類比電路設計者而言,要量測delay通常都會在clock信號,或者一般正常的傳送信號均需要去量測其delay
而要看其pos-sim的delay時間,最主要的原因乃在要看layout的寄生效應對電路的影響有多大
再者,我們要看其buffer的fan-out能力被降低了多少
而對一個類比電路設計者而言,我們在看pos-sim的結果時,並不是單單看在某一個電壓,某一個溫度下的delay時間,而是要有製程的五種變化搭配電源電壓10%變化及溫度的高低變化的各種組合,然後各種情況均要在規格之內才可,不然就要改元件的W,L值
另外,一般我們在設輸入信號時,rise time和fall time大概都是0.5ns和0.5ns,當然也可以更長或者更短,而這個條件是要看整個系統的情況來決定
而至於你量測delay的條件並沒有問題,也就是輸出信號的正端的1/2 VDD到輸入信號的正端的1/2 VDD為一個delay time,通常,這個delay時間若大於輸入信號半個週期的話,就會相當危險,需要加大其W,縮小其L

回復支持反對

使用道具舉報

m851055

7^#

發表於 2007-9-5 22:55:47 | 只看該作者

回復 #6 君婷的帖子

1、當你的操作信號pulse width很小的時候，就要考量。
2、電路中對delay較要求時，如clk signal。
3、其他的留給別人補充。

回復支持反對

使用道具舉報

君婷

6^#

樓主| 發表於 2007-9-5 22:26:10 | 只看該作者

小妹還想另外請教：『何時才需要測量輸出delay 時間』
小妹在post-sim中利用pwl指令輸入一脈波到反相器，其中脈波的rise、fall 時間故意設0.5ns 給輸入訊號有所延遲。然後量測輸入電壓在1/2 vdd時直到輸出電壓到1/2 vdd時的這段延遲時間，其結果 fall的延遲時間為：3.0579E-11 rise為：6.6442E-11
從輸出的rsie、fall的延遲時間比輸入訊號延遲時間0.5ns還小，這樣算是理想我們正想要的吧?
如果量測的輸出延遲時間還比輸入訊號還長，就可能是跑post-sim前畫layout佈局時畫的不是很好而造成延遲時間很長吧?

還有我們什麼情況下才會想要跑spice來測輸出是否delay ?

麻煩先進們指教和糾正謝謝喔

回復支持反對

使用道具舉報

Oo海闊天空oO

5^#

發表於 2007-9-3 22:13:27 | 只看該作者

.tran 0.1n 10n
下這行指令時...
代表暫態分析會從0s~10ns進行掃描...
並且從0s到10ns中..每經過0.1ns紀錄一次...
所以傯共會紀錄101點..
最後下.option post的指令..
是把紀錄的點作連線的動作...
因此才可以在awave中看到曲線..

(通常用PC版的HSPICE..程式會自動幫你載入這一個指令..
若用工作站..一定要記得下這行指令....)

另外關於第二個問題...
如果輸入點沒有延遲..紀錄點是否可以隨便設??
以一個Inverter為例子....
輸入訊號給訂一個方波...
上升和下降都沒有延遲...
但是Inverter本身就是一個RC...
所以會在輸出部份產生延遲...
這時候..取點就很重要了...
如果取的點數太少...許多細微的變化可能看不出來..
我想速度方面應該還好...
很多老師都會說..HSPICE跑個一個星期都算很正常...
因此..我想.取千分之ㄧ點以上應該也還是可以接受的範圍