PLL output頻率如何才算settle?

jackrabbit

小弟是做PLL的新手, 最近用spectre run simulation時遇到問題
2 I% G0 w0 I' Y/ A; X! w我用的架構是charge pump PLL + 二階filter
當看時間對頻率的圖時, zoom-out看會lock在一直線
( e) u6 p& t, F9 z8 R; g6 ?但是zoom-in之後, 會看到其實不是一直線, 而是有點像sinwave的ringing
amplitude相對average value很小(大概在ppm級了), 但是相當穩定, 並沒有再繼續變小的趨勢
0 N5 E, M$ x; I7 oreference freq. 在1.2MHz, 所以不像是reference spur, 感覺像damping
(dft算的頻率44KHz, 用liner model算出來的natural freq. ~33KHz)
4 }4 e7 n& V" D2 ^/ C. y/ s同樣的現象在VCO control 電壓上也看的到
我想問的是, 這樣的現象是正常嗎?
2 j4 ]5 H9 D+ _9 A  M, J+ aPLL output lock該如何定義呢?
也是像close-loop OP做slewing一樣, settle到final value的幾percent之內就算OK了嗎??
% ?5 @5 q8 m3 t7 h4 @% z3 `煩請各位高手指點迷津, 感謝!!

blackshung

很有用的討論 ~ 又讓小弟我學了一些 ~

oric

如何才算settle了呢~沒錯就是看應用規定是多少
* o- y2 j( }. v/ ^9 b為什麼會有ripple產生在控制電壓上呢  
8 {" P! r5 Z  Z6 X& f我覺得moneybad的解釋有道理~

jojoboy666

看了很多人說的經驗，讓我受益良多了

deltachen

最近接触PLL了，感觉到比较难，呵呵！努力中

雷迪斯

雖然我不是做PLL的
$ l. o' L) b" T但是多看看也好
又學到好多東西了

hisanick

最近也在碰PLL
6 n! Q: @# ^- g對  the ripple at  Vctrl of VCO 去看他的頻譜
+ s3 E4 s' v1 c2 ~不管是 integer or fractional  頻譜勢必會由 DC 最高power 再來就是 ref freq 的倍頻項
然而在 Vctrl 端看到 被頻像勢必就像個雜訊般
所以解決方法有二 加大電容 砍低頻雜訊
" T2 g2 J3 r8 x                                 降低CP的電流
/ L5 y, J) a( A+ X! g跟樓上大大結論一樣。

apiapia

收穫良多
看來在PLL這方面要學的還很多呀
謝謝板上的大大們補吝嗇指教!!!

frankiejiang

说的没错 其实减小PFD到CP输出的增益就是减小CP的充电电流
这样确实会减小波纹！
: b$ {- V! P6 ^2 ?其实假如delay cell的作用是使控制端的干扰频率变的和reference的频率一样高
如果没有delay cell，VCO控制端的干扰频率比reference低很多，因为FD要积累到一点的
相位误差才动作，但是VCO对于他的控制端是一个低通系统，因此需要避免低频的干扰！
. @. C$ O- Q( t8 t2 G5 ?如果在控制端看到的是高频干扰，其实对于整个LL系统影响不大！

quantum

个人的理解是： 任何动态反馈系统都会存在输出波纹的。因为反馈都是滞后的，只有输出偏离理想值后才能反馈才能起作用，因而纠正输出偏离使之往理想值靠拢，从而输出会出现在理想值附近的波动。

2 Q: I$ g' G4 r: ^( l小弟没有实际的PLL经验，但是最近调了一个Duty cycle corrector电路，也是反馈问题，我的经验是：如果单位输出偏离所对应的反馈输入越大（对应环路增益大，相位裕度小），则输出的波纹越大，但是锁定时间变短；反之如果单位输出偏离所对应的反馈输入越小，则输出的波纹小，但锁定时间变长；这一点可以对比OP的静态反馈回路来理解。
2 U: \* H! |  {  ]9 Q2 H
% R& Q) e  F; B# Z$ }据此理解的话，4楼所说的波纹大的问题，是否可以通过减小环路增益来解决，也就是减小PFD到CP输出的增益。
; ~/ w! Z$ S6 V3 o4 X/ k& _  Z( Q* t
# K1 n+ O5 [: I8 J1 _6 @% a欢迎指正！

lee1207

身為雜魚的我~只好多看多學點~

賴永諭

motorola Application 說
) `, F: r1 ]/ G% g- @0 m3 X穩態的5%以內算settling time

bluecolin

應該是正常的  要看你鎖定的範圍要給多少  
& K% ?5 u+ ^8 D# j6 v7 A5 }  \1 d小於1%我覺得應該就算是鎖定了

macrohan

这个波纹比如有10mV呢，但是波纹的频率是两倍VCO频率，也就是VCO的偶次谐波由于
可变电容的非线性反向泄漏到了控制端，如果做整个LL系统的仿真一定会看到这个现象，
我想这个高频的波纹是可以忽略的。低频的波纹会造成相位积累。
大家一起探讨一下！

" o' f  ?* V9 m3 n6 n+ x

原帖由 monkeybad 於 2007-7-25 10:56 AM 發表
+ c  M2 ]( ^: _4 g# |1 I紋波大是大到什麼程度呢?

8 N2 _: O+ l8 {1 H- X- W就我的經驗來講
" F3 A- I$ @* ]3 E" P
; B$ ~, F& p+ l- j2 k也許你把LPF的電容加大 或是減少CP的電流也許會改善
3 ^+ {( I( c) M3 ?' M4 h! U% E
之前有用0.13U 1.2V的製程 要小心低電壓時 LPF拿MOS當電容 MOS會有很嚴重的漏電流 改成3.3V的MOS漏電流就不會 ...

semico_ljj

最近接触PLL了，感觉到比较难，呵呵！努力中

yoyo20701

嗯~~~多謝大大的講解喔~~~小弟大概懂一些囉~~~~~~~~~~謝謝

fcchang

我的經驗是
你的擺輻大小同時也跟你選擇的phase detect有關系
有些phase detect即使鎖定也會造成較大的波動
有些則相對上小很多
看是linear 還是bang bang都有關系

monkeybad

我的看法是
5 l- k( K. s, \. n5 [% w有沒有加delay cell都還是會有紋波
3 G7 s9 m7 k: @, |. z要完全沒有紋波 除非是理想的狀態
9 ]/ B  U5 N# g4 d' Q鎖定後 PFD為理想電路 產生控制CP的充放電開關信號完全同步 而且充放電的時間都一樣 另外充放電兩個電流源電流也完全一樣
電容上面的電荷也不會漏掉 控制電壓才有可能保持固定沒有紋波
. |- P  L7 f1 J( r0 C! w因為我們用的是實際的電路 一定會有誤差的
' Z& J" B2 D5 s  ^- h$ ~7 i
- e6 W) B+ x8 t8 Z& ~! [: h6 ?那加上delay cell好處就是可以消除dead zone
" M% u" ]5 D- w$ z9 n至於產生的紋波 有沒有加都會有這個現象
  A9 O' Q' y/ \$ k那假如沒有加delay cell 造成phase shift 對PLL jitter影響 比起非理想效應造成的影響 應該更大才對
' X1 b# Y7 o" }1 c3 Y) E: E而且非理想效應造成的紋波可以透過電路設計去減低 例如想辦法把CP充放電電流源平衡 PFD控制信號做成同步等等
% {4 _: c1 w0 v2 \那要消掉dead zone 目前所知道的就是加delay cell

jackrabbit

感謝
5 `! A) [3 y" L4 F6 T, g這樣小弟就放心了!!
/ v. G7 B3 E4 M# I電路裡中的確是有動一些手腳來消deadzone

$ V  M0 D8 \, w/ k6 |5 S  {0 {$ n; W- X但, 能否再請教為什麼加了delay cell會造成波紋呢?
就我原本的理解是, 因為有deadzone會累積phase offset, 所以每隔一陣子會重新lock一次
這樣子VCO的control電壓上是會有ripple沒錯
原本認為把deadzone消掉應該就不會有這個問題了(或是至少可以變小很多~)
但是就幾位大大的回答, 似乎是加了delay cell去消deadzone也會造成波紋?
能否再解釋一下其中的道理??
感激不盡!

monkeybad

紋波大是大到什麼程度呢?
- y# X7 C4 j* O0 b+ L4 y
就我的經驗來講

也許你把LPF的電容加大 或是減少CP的電流也許會改善

之前有用0.13U 1.2V的製程 要小心低電壓時 LPF拿MOS當電容 MOS會有很嚴重的漏電流 改成3.3V的MOS漏電流就不會那嚴重
有漏電流就會看到控制電壓鎖不住 上下震盪幅度很大