有關PLL的jitter量測?

monkeybad

請問一下各位先進
在PLL的spec裡面 jitter算是最重要的一個 那一般都怎麼去定義jitter呢?
還有都是怎麼去量測的呢? 是用示波器嗎?

另外還有一個疑問
& y* t6 Y% }% W0 c就是假如我現在的PLL clock鎖在600MHz 可是示波器的sample rate只有500MHz
顯然沒有辦法去量這麼高的頻率 那可以把PLL的clock除頻 變成一半 在拉出來量嗎?
6 `9 K$ \. D: L% t2 P4 b" x. h" f這樣量出來的jitter所代表的意義會有什麼差別呢?

cutebear2527123

謝謝DennyT的資料!!!   
5 t. g' e( J6 c8 }1 O最近在做DLL的專題，一直對jitter有疑問>"<

stevenwin

DENNYT大分享關於jitter老教材
$ O$ C( I9 Y' K+ o# V
受用無窮

hqiu

thank you so much for sharing this jitter material! very helpful!

apiapia

感謝 DennyT的分享
小弟在此跟你感謝 有所幫助
8 q8 Y! Y" o' \最近在研讀
rms jitter,peak to peak jitter , long term jitter ,cycle -to cycle jitter 搞得有點亂

fento

只要是好的教材，不分新舊啦~
% Q* y; ]' `5 _" _6 w" c4 k感謝 DennyT 大的分享~
" c, Q7 J  A, D8 T! X" G真的幫助很大~

pipi61

嘿嘿!!最近剛好需要用到，這方面的量測。
* C0 }: q! f9 o: P+ h6 V沒想到就發現這個好地方，真是太棒啦!!

eceking

Thank you for your contribution!

fcchang

因工作的關系，已經和它結下不解之緣了
0 w9 E! j5 _1 C9 ~9 v- |不得不和他多親近親近
人生啊

SEA-GULL

呵呵，对这个jitter还不是很了解
3 I; a$ h* g9 f% ]* E) _+ M下来这个文档看看，应该有所帮助

sachiel

感謝DENNYT大大
* K, y1 O& p8 G; E剛好小弟在學校也碰到了JITTER定義的問題
這份講義正好解答了我很多問題
; d, l9 {. J0 Y1 `2 t2 Q非常感謝

memo

業界都是用這一份資料去定義jitter, " JEDEC standard No. 65-A (JESD65-A) "
如果是量測period, period-rms/cycle to cycle, c2c-rms/TIE-rms/long team jitter 這些都可以用Tek TDS7404這一台(便宜的,少於500萬)
$ m0 E0 f7 K* l" g' ?0 Z$ W一般而言,在1GHz的PLL都可以量測低於15ps的period jitter.


至於除過後的jitter 一定會比沒有除過的差...
例如: 1Ghz -> 15p, 500MHz -> 20p...理論上應該要keep at 15p.但是經過/2電路.多多少少會induce noise進入signal.
如果以百分比來看,初完的會比沒有除的好很多....

gsenavy

DennyT 大
; Z; h! X: x. s: `說的的很詳細,老教材也很受用
感謝了

yuiz

謝謝大大專業的解說，雖然有點複雜，不過當作是個經驗
以後碰到應該就會知道問題的所在了!!

afor

DennyT 大  講的很詳細
* l! y) w+ X4 T) F原來板上 PLL的高手那麼多,
會量jitter,也要會了解如何使jitter較小也是很重要
% w9 G: g& r( N% N! _3 l6 w( l, T謝謝分享這麼實用的經驗

option318

謝謝DennyT 提供jitter方面的資料唷！！滿受用滴！！
原來在量jitter方面考慮的項目也滿多滴，像I/O pad也是關鍵之一喔！！

DennyT

1. 一般都怎麼去定義jitter呢? 送你一份老教材:

2.1 示波器可以, 但是用在jitter分析上大概只能量到bandwidth/3~bandwidth/2的clock.
2.2 還有一種儀器叫TIA, 有人叫Jitter counter, 也有人稱Clock counter:
/ ^7 X/ P* [4 W/ q. D% \3 e
/ ?3 P8 r6 v! v5 iGuideTech的TIA, Max clock 1.6GHz (Max data 3.2Gbps), 台灣豪勉科技代理.
http://www.jitter.com/products/femto/GT4000.htm
$ E3 [/ L- _4 @
Wavecrest的TIA, Max clock 15GHz (Max data 12.5Gbps), 台灣蔚華科技代理.
1 D/ w% d0 M( Y/ M- W1 ?" r# c/ jhttp://www.wavecrest.com/products/SIAFamilyCatalog.htm

# b; X% e5 [+ J& \% v3. 個人量過450MHz的3.3V clock (900MHz PLL, 實作tune external LPF用), call的是TSMC 24mA的IO pad, 推出來的clock已經有點像sine wave, 不過TIA只用1/2 Vpp當成clock edge, 輸出醜也不影響量測結果; 如果PLL超出500MHz, 又非得量到PLL的generic jitter不可, 倒是請考慮裝個low voltage differentail Tx pad來用, 台灣弄得到的IP可以上到1.6GHz沒問題 (問foundry就知道誰可以), 進口的沒試過, 要是沒錢買IP, 就請DIY了.
. _& _) U. ^; l# q$ c
4. 除過頻的Jitter沒啥不好, 反而會比較漂亮, 只是系統上用到的到底有多快才是問題的答案, 如果系統上PLL的下一級就是吃600MHz clock, 而且是jitter sensitive的analog or mixed-signal IP, 抱歉, 請暴力上囉.

monkeybad

感謝finster提供寶貴的經驗!
: I) a" V/ Z) G. v! K原來I/O pad也是一個限制條件之一
$ n5 V2 n/ v+ P1 f# ^1 S以前覺得要量到1G以上的clock很難 因為找不到這麼快的示波器
原來可以除頻後在量 這樣問題就簡單多了!

finster

就以PLL的量測
0 a& J: q2 T- r9 w首先要說明一點的是: I/O PAD本身很難有高於150MHz的clock output(這點應該不適用於RF)
/ a# \; w1 O: u4 M9 H  W正常情況若要量測PLL,大都是把PLL降頻到100MHz以下
4 E0 ~$ g) C* x如此一來I/O PAD才能夠正常地把clock waveform送出來
, l$ |' C% @; Z$ L這點是I/O PAD先天上的限制
原因很多,諸如ESD protection的size所造成的寄生電容太大,導致無法工作在高頻等等......
3 y- e  \5 u$ k6 G% V我沒作過RF,所以我不知道在RF情況下是否也是這種情況
, g, W. F1 M$ K5 M/ c, u9 l
6 Y. D: u1 B5 I要量測jitter當然是直接量最準確
不過,就像我先前所說的I/O PAD先天上的限制,所以只能先把PLL降頻再送到I/O PAD量測
雖然兩者的clock並不一樣,但因為源頭是從PLL所產生出來的
所以,理論上PLL的clock jitter也應該會等同於除頻後的cloc jitter
+ h/ r1 g' n0 h3 F當然,你也可以將chip不作封裝,然後直接用probe來量測,不過,要先畫有probe PAD才行,而且其儀器也要很高檔才行,只是,這個樣子作實在很麻煩
: R+ c+ U5 U2 v+ O$ c9 ^
要量測jitter除了示波器
$ ^9 _, C4 ]* D6 j/ u5 k8 ^; D我還想不出有那種儀器可以輕易量測出jitte
而一般的示波器,好一點的都會有量測jitter的功能
- a( d1 h- E2 R' [+ t: q裡面的選項大概有rms jitter, peak-to-peak jitter, cycle-to-cycle jitter等等
通常,我們只看rms jitter,其餘的並不會特別去看,除非是作high speed link,或者特別要求