systemc中的inout類型,在搭建TOP的時候怎么處理?

fayfay521

7 f" R$ o; S" i* T. \1 u求助各位大大....
我在做一個cpu agent的驗證,驗證代碼是用systemc和 C編寫的
; U% N4 D! i# H. X( g0 u在ncverilog下做徬真...因為有inout類型的耑口,在徬真時,會有警告.
4 u8 X$ ]  d1 C# y0 B% K8 u& q. _但是這個警告又不能被忽略,大緻意思是:systemc將sc_inout類型耑口當做out類型的.
. X7 A0 C' Y. N在讀操作中,如果是systemc本身寫的值,而外部寫的值將被忽略....
+ r6 c* N8 m; ~+ o- Q請問,sc_inout這種類型的在搭建TOP時應該做如何的處理??

masonchung

轉貼:
+ F7 C1 y$ s5 _6 \8 P小菜门，今天讲一下inout类型端口的建模，和不确定输入的约束！
在VERILOG中的INOUT类型是数据通信中常用的，比如，DATA BUS ，
2 d& H; c3 [8 FADDRESS BUS，这些地方必须用到INOUT类型端口，但是VERILOG中的inout
和System C中的sc_inout是有区别的区别在于verilog中的inout就是输出和输入类型
) v3 \9 h. R2 g7 O/ R) |3 P而system c 中的sc_inout不但是输出，输入类型，而且可以单独当做，输出类型，它的输入作用只当作一种访问，就是其它的端口或是信号可以访问，不过在VERILOG中如果安排的好，也可以是这种类型，这样可以边对端口输出，边访问，进行检测，以达到正确输出的效果！
好了，下面开始正题，估计，很多初学者用INOUT肯定是会用的，但是做硬件，你不但要会用这种语言还要了解这种语言是怎么实现的，只有这样才能成为高手，何况，verilog,
' M' {7 ]7 w5 Y; d  H  G: Ysystem c都是开放源代码的，没事的时候可以读一下的！

fjuphilip

在verilog 中 必需宣告
$ V4 M/ s: }6 E1 _+ Z3 L4 Y# v+ `
inout [7:0] data_bus;
wire [7:0] data_bus;
/ r( o1 N: s' Z. @2 _reg [7:0] dat_out;
  C3 Z& _, X4 Rassign data_bus = (we) ? dat_out : 8'bz;

當資料寫到外面 時就由we(write enable) 去將dat_out 打開
3 f; i6 d2 V7 \3 C% j資料讀入時,就可以直接讀取 data_bus資料

fayfay521

謝謝2位

; G- J: J7 W( F+ G( P/ z4 V* f! T我自己重新把TOP搭暸一次,因為我的耑口是inout和inout相連,所以比較痲煩.
$ i, j  |$ T2 _+ i7 m+ _; g看暸好多資料.我把所有的 inout分別都簽成2跟綫,一個輸入input,一個輸齣output,還有一個控製信號.一個糢塊一個糢塊慢慢的連..頭都大掉暸..

現在纔髮現,top不是想象的那么簡單...
& ^- i  \" o: a* O時鍾,復位,連綫,oh my god......

fayfay521

高人指點一下啦,我試暸一天還是沒有結果...55555
+ A& D; L) X2 m% a3 I6 Y+ bbfm的input接口和verilog寫的 RTL CORE的inout的連接有問題...
  ^/ F) ?& V. \0 W怎么解決嘛..555555555555555555555