Trimming method?

sjhor

類比IC設計   有ㄧ個很不好的宿命!  就是很多的時候都需要 trimming!
不管是 bandgap voltage reference?  LDO? ADC? DAC? ........ 等等許多東西都逃不出  trimming!
所以  trimming 是類比IC的 不可磨滅的痛
3 @( R: G( B  v2 m! @9 y- Y& q
Trimming 的方法:  不外乎是  laser & current trim! 是否還有其他的方式?
9 i" x8 ]; ]- qFuse 的材料不外乎是: metal, poly, zener diode? 是否還有其他的方式?

Repare  rate 又是如何?
; \1 m) K0 A: [5 H
1 p& p4 H' B* B: l6 D' K這些種種的問題，都困擾著 analog IC 的進步!
' r6 O) t5 M, H7 D/ B" [4 E
所以  希望大家  不要令惜分享既有的經驗!

你的經驗就是知識的來源!
* n0 @) F- N1 I  m, Y: M3 h4 _
以下是 Fuse & Trim  的相關討論:
poly fuse 的問題
e-fuse?  
poly fuse 大約多少能量便可以燒斷?
如何判断poly fuse 已经blown  
有關poly FUSE的不錯paper給大家參考  
Laser Trim
  {( h) a6 I. M5 a) @6 `" f& R做完laser trim後內部的電路被打傷的情況嗎？  
5 G2 x" |( t% S4 ~0 N& H8 D* hCurrent Sensing Resistor Trimming!!   
请教做laser trim的注意事项  
Current trimming 要如何做呢?  
3 S4 \, o9 V0 L% D6 P* j( a0 c

, Y$ t3 w: c! p' T/ N5 _
/ P4 h2 ~8 L7 `! q" V
[ 本帖最後由 sjhor 於 2009-3-17 06:37 PM 編輯 ]

stanley547

感謝大大分享  努力學習中

DennyT

原帖由 sjhor 於 2007-4-17 08:19 發表

所以  相當討厭! trim 不准  還有機會修改
, Z6 ~  x3 q0 x, }! k, X+ n! @不過  常態分配變胖  似乎就沒輒!
當然  我門也 trim 到更精準的  但只要封裝之後  分佈就會變胖
) Q. I+ Y) A+ Z1 s' H: ?/ Sdie 太小  不適合 coating! 否則會好一點! 餘略 ...

由於塑膠封裝後殘留的應力使電路產生壓電效應，一般對應的方法是在封裝打線後coating一層polymer (其實是用滴的)後才灌模，以緩衝並平均膠體收縮壓力對電路RC的改變 (就是封裝後量測數值分佈又變"胖"的原因)，但是SJHOR大提的DIE太小不適合coating我就不大明瞭了。

( _- M6 l2 v7 _- m; T; p這種情況eFuse用programming的方式也許就適合，只要IC有如I2C、SPI等數位存取介面，就可以在封裝後利用介面程式化eFuse，連同壓電效應一同補償。

原帖由 cktsai 於 2008-1-10 19:34 發表
Trim PAD lay 在 scribe line 早在1998就被申請專利了

0 i6 r9 X" A: a3 e/ O" P
反正封裝後的DIE也沒scribeline，要抓包的難度不小。

sjhor

這是以前厚模電阻常用的 laser trimming 的方法!
. J& R* i  o$ x- z7 ~0 ~他可以將電阻的精確度提高到很高!!
+ p& }2 e8 _: \% z7 u# p8 \以前的 Analog Device 等國外的做 ADC 廠商常用這種方式!!
但是國內的晶圓廠比較沒有這種的厚膜電阻!!
且這種方法的成本比較高!!  所以現階段的 designer 比較常用燒斷的方式!!
, T+ R1 t; }2 i% m; q比較簡單易懂  也比較耗設計!!

sea

各位板上前輩,
我之前在fab工作 現在在讀書
4 ?) f" w2 ~* y+ g0 ~) t: `, @做類比線路的教授正在教DAC, 提到R2R ladder的電阻 需要阻值相當精準
所以他問我 製程中如何控制阻值
+ M; t3 K4 v7 b我所知道的電阻 是用poly silicon做的 同道光罩 同道蝕刻 同樣的implant 在同一個die裡幾乎不可能阻值不一樣
  U1 I+ p5 x+ Y後來才知道 他問的是laser trimming 這我就不了解了 應該是封裝測試廠在做的事情吧
我看了這個影片 大概知道那是怎麼一回事 但還是很多疑問
1 ^  ~. K+ \" ]/ p: G5 _http://video.yahoo.com:80/video/profile?sid=2906735&fr
* ]6 E. F( N: m+ C: F首先 這看起來是一顆一顆的 chip resistor 這方法有可能用在ic上修整電阻嗎?
& @, w: U! S, G- I) R0 K& c2 m3 C因為在fab出廠時 poly 早被密密麻麻的金屬線層層覆蓋 無法用雷射修整得到poly層吧
有可能細微調整熔掉一點點poly嗎?
或者 難道這種產品用top metal做電阻 才能用雷射修整? 我沒看過這種產品 這樣的金屬電阻不會太小了嗎?
3 R# w+ f7 x" S: I3 I, n更何況 我認為用光罩做出來的 應該已經非常精準了 很難想像如同影片那般用雷射修 可以做得比光罩精準
所以 是否ic的雷射修整 頂多就是燒斷fuse這種讓它繞路這種方法  沒有細微修整電阻這種方法?

  @; F# A9 m5 b' j9 m/ t0 |煩請各位前輩回答 謝謝

cktsai

Trim PAD lay 在 scribe line 早在1998就被申請專利了

DennyT

哈, 認為是good idea就分享, 這才是工程師本色; 像美國人一般,
5 w; S+ v& |9 m: M任何一點點的進步都要收錢, 那人類的進步永遠只能靠買得起專利
9 y) a9 U  a3 h1 \0 A的大公司, 那就不如回家種田算了.

sjhor

fuse & fuse PAD 應該都是無驅動的能力!  他只是電阻分壓的 ㄧ段!
在省電的拷量下   這些的電阻值都相當大
) f. O. m/ S2 @6 y& A0 m# |連 probe 的 RL & CL 都會影響!
# @$ @9 P: O6 R5 ~0 l  t$ H
所以  相當討厭! trim 不准  還有機會修改
, I' }8 A: ~4 I不過  常態分配變胖  似乎就沒則!
當然  我門也 trim 到更精準的  膽只要封裝之後  就會變胖
, I- Y9 ?, B: B6 Ldie 太小  不適合 coating! 否則會好一點!

trim PAD是可以lay在scribe line上的, 友申請專利的價值唷
不過  要先給我用  因為已經曝光了!
9 L. }) \/ [( `
( f/ b) u7 L% D# p$ O) ^[ 本帖最後由 sjhor 於 2007-4-18 09:11 PM 編輯 ]

DennyT

Trim過的常態分配應該已經 "去頭截尾" 了, 封裝後又再度"拉寬", 如果懶得找原因,
trim PAD再加一套, 把trim step LSB縮到原來spec的一半 "窄", trim program 修改成
: l% ]' T  s% \量測所有fuse step的analog output, 以離ideal value最近者為trim solution, 所有DIE
都trim到離ideal value最近的區間, 留阿收比給封裝.
+ p# N0 a/ U1 a( F
0 a) l% o$ r5 l/ e不過受封裝影響的circuit, passivation無法隔離的影響, 溫度嗎? 還是analog PAD
( ?* a  @. A1 ~% _# o+ X! Qoutput buffer太弱, 連金線的RC都會改變輸出?
) T' R, J6 C3 [- M0 Q( x" R
+ W' b) H& K. T- r- N另外, 如果跟foundry先講好, trim PAD是可以lay在scribe line上的, 愛用幾個就用幾個,
! _3 |& s6 n! s2 x0 J  U不用太擔心DIE size waste, 倒是封裝的DIE saw會抱怨scribe line上的Alumi PAD會加速
鑽石刀片老化, 增加耗材成本...

$ j7 I' m; j) [+ b" I[ 本帖最後由 DennyT 於 2007-4-15 01:47 PM 編輯 ]

ssejack1

積碳是有可能發生的!
因為 probe card 的探針如果太髒 ( 雜質, passivasion,....)造成與pad contact 較差, 由針尖放電造成,積碳後當然就慘不忍睹了! 沒 trim 到是還 OK 啦!, trim 的要斷不斷就.....@#%&*!!!

sjhor

感謝  DennyT 大大詳細的回覆!
/ ]! ]' E7 x' X你的建議  我改天會去試一下!
/ z+ m4 S% Y8 @5 H  M積碳這個問題  應該很多人都會有這個問題
/ [% }" ?- x4 A" _4 E) e! F6 Z" M7 E因為測試機台都有清針的設備!
; D* @6 v( I  o9 ?# u不過會造成這個原因  應該跟  fuse 的 layout 有相當大的關西
9 i4 W# Y  R$ H0 Y9 N6 e所以  若大家有這方面的 rule 或是經驗  請提供出來
非常的感謝
6 Y) ~% e) u$ j. d& d超出規格外的IC開蓋後是否回復spec內?
是!  會回來，Offset 部分我們可以改善! 但是常態分配變胖的部份就非常討厭!
因為查不原因!

DennyT

其實事先通知probe card供應商哪些PAD是trim pad, 會有大電流, 他們會用比較特殊材料及尺寸的probe.

+ Z3 w- ]0 {& ^. D至於搞到積碳還沒見過, 可能是放電circuit搞太誇張了, 一般是在probe旁配個機械式relay並個1uF+3.9V的zener就夠了.
電容大不見得燒的乾淨, 反而擺得越靠近probe效果越好. Fuse沒trim乾淨若有似無, 封裝沖模後可能要通不通, 搞死一堆人.

1 R1 ~3 X& s8 g超出規格外的IC開蓋後是否回復spec內?
1 X# M# Q0 R% z是-> CP時各DIE記錄量測值, 各片wafer各抽一顆封裝, 分開交貨, 查封裝是否造成offset.
! F' b) [" W, S) ?/ u否-> Fail chip開蓋後打 SEM(電子顯微鏡)查各fuse是否有崩損.

將整批封裝完畢之IC量測值log回來, 以統計軟體(如 Minitab)畫量測值的機率分布圖histogram,
0 u' I2 P$ _9 N+ w% B! M, R6 |4 G/ e如果是fuse崩損, 各LSB step中心點都會有小型的"鐘型分配".

sjhor

原帖由 DennyT 於 2007-4-8 11:30 PM 發表
& ~- G! y; V4 ~6 U/ `Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
0 d8 C1 M7 }; c2 Y" VCurrent Trim可以合併在wafer test時實施, 花費不大.
Repare rate需視你設定的trim range是否能cover foundry最大製程漂移
而trim step又得 ...

/ o- O0 z$ M  Z5 l$ H感謝回覆!
# ^% @! p6 d+ T1 g
Current fuse 因為需要長PAD 所以面機會比較大!
Laser fuse 不需要長PAD  所以面積可以做的比較小
( W& }7 V! j0 J4 V$ ~
5 o& p& V% I7 e9 hCurrent fuse 比較方便  但因為有積碳的問題  所以要清針
, u/ p4 t( e. M* V( W3 ?+ h/ nLaser Cut 不需要清針  但需要較貴的費用  而且需要CP1 & CP2 測試比較麻煩! 因為CP&LASER機台通常不在同一部
: F3 k6 P! v3 c" ~, O8 u; @
清真要多久清一次比較好?
% Z, i7 o! c/ h8 S, X9 fTrimming 完畢經過封膠後  依然會有漂移的現象如何解決?
) _- x" w( Z: f$ E1 C也就是  河於規格後封膠  結果會有ㄧ定的比例  還是會超出規格之外  真是很傷腦筋!
除了以上兩種方式之外  是否還有其他種方式?

DennyT

Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
6 D# j! c' e& X7 K( b6 _0 aCurrent Trim可以合併在wafer test時實施, 花費不大.
Repare rate需視你設定的trim range是否能cover foundry最大製程漂移
* c0 t1 ~8 Q9 F! y) N8 B7 c而trim step又得考量system的精度要求
最後就決定了需要幾個trim PAD來達成上面兩項要求

/ z# X: ]4 A8 r+ Q. L& H  ?一般而言, metal fuse蠻多人用, 有面積小, trim current不大的優點, 另外光罩metal change就可修改也是好處.

不過看過一件慘事: 該同學因時程壓力, 隨便lay了一個"日"字形metal fuse, tape-out後初步也能正常trim斷,
5 K% C' K$ e8 V5 A' r* [封裝完送客戶後出了包, 回來開蓋後打SEM後發現: 原來封裝灌膠時把不trim的metal橋沖斷了 (一般metal fuse上
7 @+ k' q& t% r6 d! W% {' H3 d方不上passivation, 方便trim斷時產生的氣體逸散), bandgap電壓就跳binary step了, 看是斷MSB還是LSB了...

後來把中間的matal bridge從 |--| 換成  >-< 這個形狀, 比較能夠承受封裝灌膠的橫向應力, 才停止了公司絡繹不
絕到大陸客戶夾O蛋的人潮...