Trimming method?

sjhor

類比IC設計   有ㄧ個很不好的宿命!  就是很多的時候都需要 trimming!
不管是 bandgap voltage reference?  LDO? ADC? DAC? ........ 等等許多東西都逃不出  trimming!
所以  trimming 是類比IC的 不可磨滅的痛

Trimming 的方法:  不外乎是  laser & current trim! 是否還有其他的方式?
Fuse 的材料不外乎是: metal, poly, zener diode? 是否還有其他的方式?

Repare  rate 又是如何?
- E+ E5 f2 L. ~: K$ J& E6 b3 x
3 N& X( q  S7 H) U+ j這些種種的問題，都困擾著 analog IC 的進步!
  K# G1 U4 J: ?( p/ W- Q' Y5 @
- M0 n' m% {6 B所以  希望大家  不要令惜分享既有的經驗!

- j+ _8 j* g, s你的經驗就是知識的來源!
' h0 S5 V. N$ A/ L
* W6 _7 ]& D& O( g. l  V4 X以下是 Fuse & Trim  的相關討論:
2 b+ d! S5 S9 R) K& N8 m7 ^: \poly fuse 的問題
e-fuse?  
poly fuse 大約多少能量便可以燒斷?
如何判断poly fuse 已经blown  
有關poly FUSE的不錯paper給大家參考  
Laser Trim
- H. K/ y! _7 L+ h. i( c做完laser trim後內部的電路被打傷的情況嗎？  
Current Sensing Resistor Trimming!!   
2 S  n6 x6 |$ J. u4 p请教做laser trim的注意事项  
8 i6 E) b" {0 e' LCurrent trimming 要如何做呢?  

( j7 d- E" k1 {7 u
3 K* f4 ]0 j8 [. H7 _, `
, i, y' _! D; o
$ D, B. v7 c/ @8 u4 P- W; O- Y[ 本帖最後由 sjhor 於 2009-3-17 06:37 PM 編輯 ]

stanley547

感謝大大分享  努力學習中

DennyT

原帖由 sjhor 於 2007-4-17 08:19 發表

& w" d% X/ B9 h# b所以  相當討厭! trim 不准  還有機會修改
- \2 @0 t3 E" j# N2 B% M不過  常態分配變胖  似乎就沒輒!
9 @$ ^$ m# }/ T. X當然  我門也 trim 到更精準的  但只要封裝之後  分佈就會變胖
) z' Z, L) W; Xdie 太小  不適合 coating! 否則會好一點! 餘略 ...

由於塑膠封裝後殘留的應力使電路產生壓電效應，一般對應的方法是在封裝打線後coating一層polymer (其實是用滴的)後才灌模，以緩衝並平均膠體收縮壓力對電路RC的改變 (就是封裝後量測數值分佈又變"胖"的原因)，但是SJHOR大提的DIE太小不適合coating我就不大明瞭了。
0 {" ?8 t6 c8 l, m
' c6 }3 S# q- ~( q( [- F5 l這種情況eFuse用programming的方式也許就適合，只要IC有如I2C、SPI等數位存取介面，就可以在封裝後利用介面程式化eFuse，連同壓電效應一同補償。
2 \& T: t" U7 t. W
! o: w, ]3 o; \1 m) U

原帖由 cktsai 於 2008-1-10 19:34 發表
+ i# y0 }7 P8 \( G9 _& [( G2 gTrim PAD lay 在 scribe line 早在1998就被申請專利了

反正封裝後的DIE也沒scribeline，要抓包的難度不小。

sjhor

這是以前厚模電阻常用的 laser trimming 的方法!
他可以將電阻的精確度提高到很高!!
5 c$ m5 p# S$ P% s以前的 Analog Device 等國外的做 ADC 廠商常用這種方式!!
但是國內的晶圓廠比較沒有這種的厚膜電阻!!
7 d/ P, A/ c; s4 p2 ?1 v2 K且這種方法的成本比較高!!  所以現階段的 designer 比較常用燒斷的方式!!
1 k/ [+ W, T5 [. {* K! H0 m比較簡單易懂  也比較耗設計!!

sea

各位板上前輩,
3 l/ ?) z+ k# S1 L* G我之前在fab工作 現在在讀書
做類比線路的教授正在教DAC, 提到R2R ladder的電阻 需要阻值相當精準
0 f3 L. ^  W+ M所以他問我 製程中如何控制阻值
  Z4 q% u8 D- H# z我所知道的電阻 是用poly silicon做的 同道光罩 同道蝕刻 同樣的implant 在同一個die裡幾乎不可能阻值不一樣
後來才知道 他問的是laser trimming 這我就不了解了 應該是封裝測試廠在做的事情吧
1 E+ D+ v3 P$ B3 T* X: i, S0 K我看了這個影片 大概知道那是怎麼一回事 但還是很多疑問
  Z3 y2 u' W# G7 r  @. l, _1 \9 P1 T# y: }http://video.yahoo.com:80/video/profile?sid=2906735&fr
# N$ E2 a% d; `. m, L) p首先 這看起來是一顆一顆的 chip resistor 這方法有可能用在ic上修整電阻嗎?
因為在fab出廠時 poly 早被密密麻麻的金屬線層層覆蓋 無法用雷射修整得到poly層吧
5 E  b( C- X9 U. }5 B/ ^' X有可能細微調整熔掉一點點poly嗎?
& a  M# `6 @/ G- z或者 難道這種產品用top metal做電阻 才能用雷射修整? 我沒看過這種產品 這樣的金屬電阻不會太小了嗎?
3 g& c: b+ P! V更何況 我認為用光罩做出來的 應該已經非常精準了 很難想像如同影片那般用雷射修 可以做得比光罩精準
所以 是否ic的雷射修整 頂多就是燒斷fuse這種讓它繞路這種方法  沒有細微修整電阻這種方法?

煩請各位前輩回答 謝謝

cktsai

Trim PAD lay 在 scribe line 早在1998就被申請專利了

DennyT

哈, 認為是good idea就分享, 這才是工程師本色; 像美國人一般,
% n, {. b+ |6 o* D* ]% x$ D任何一點點的進步都要收錢, 那人類的進步永遠只能靠買得起專利
, k' O( u6 o1 m5 m; n( Q! J的大公司, 那就不如回家種田算了.

sjhor

fuse & fuse PAD 應該都是無驅動的能力!  他只是電阻分壓的 ㄧ段!
, Z' s' F( W' F9 b0 B7 S在省電的拷量下   這些的電阻值都相當大
連 probe 的 RL & CL 都會影響!
# v+ h3 U2 u$ d  S! P3 z: N" G! x: B0 ?
9 F7 d% Q0 v2 p# M所以  相當討厭! trim 不准  還有機會修改
) @+ Y! F9 a& I! y& R, |/ z/ F9 I$ G不過  常態分配變胖  似乎就沒則!
當然  我門也 trim 到更精準的  膽只要封裝之後  就會變胖
9 S7 Z/ j0 ~8 _+ O  C& H3 v6 pdie 太小  不適合 coating! 否則會好一點!

8 p! u: X  l1 ^+ ptrim PAD是可以lay在scribe line上的, 友申請專利的價值唷
不過  要先給我用  因為已經曝光了!

[ 本帖最後由 sjhor 於 2007-4-18 09:11 PM 編輯 ]

DennyT

Trim過的常態分配應該已經 "去頭截尾" 了, 封裝後又再度"拉寬", 如果懶得找原因,
7 p: b2 S: b: \0 `9 qtrim PAD再加一套, 把trim step LSB縮到原來spec的一半 "窄", trim program 修改成
* B: p( f4 e* z; q3 d7 A( b1 K, X2 n+ r量測所有fuse step的analog output, 以離ideal value最近者為trim solution, 所有DIE
4 T/ b8 b9 g; u2 Z: `/ l8 x都trim到離ideal value最近的區間, 留阿收比給封裝.
. S$ W- W) |  s" q
不過受封裝影響的circuit, passivation無法隔離的影響, 溫度嗎? 還是analog PAD
output buffer太弱, 連金線的RC都會改變輸出?

另外, 如果跟foundry先講好, trim PAD是可以lay在scribe line上的, 愛用幾個就用幾個,
  f/ x5 u: A2 V: b- b/ |不用太擔心DIE size waste, 倒是封裝的DIE saw會抱怨scribe line上的Alumi PAD會加速
2 A! q$ n$ Q! \: F) k; A鑽石刀片老化, 增加耗材成本...

[ 本帖最後由 DennyT 於 2007-4-15 01:47 PM 編輯 ]

ssejack1

積碳是有可能發生的!
6 W2 R% O! ?) N1 }; d% m, M因為 probe card 的探針如果太髒 ( 雜質, passivasion,....)造成與pad contact 較差, 由針尖放電造成,積碳後當然就慘不忍睹了! 沒 trim 到是還 OK 啦!, trim 的要斷不斷就.....@#%&*!!!

sjhor

感謝  DennyT 大大詳細的回覆!
你的建議  我改天會去試一下!
積碳這個問題  應該很多人都會有這個問題
因為測試機台都有清針的設備!
不過會造成這個原因  應該跟  fuse 的 layout 有相當大的關西
  j8 H; K8 o/ \1 Y" i所以  若大家有這方面的 rule 或是經驗  請提供出來
8 ?2 O0 Y4 K" n8 d! ~; \. Y# L非常的感謝
/ h& x! _  H6 l* f/ B% k9 }2 ^  V* _3 t" P超出規格外的IC開蓋後是否回復spec內?
! t# t) P) m$ Z: N9 L; L/ U+ _7 V6 `是!  會回來，Offset 部分我們可以改善! 但是常態分配變胖的部份就非常討厭!
因為查不原因!

DennyT

其實事先通知probe card供應商哪些PAD是trim pad, 會有大電流, 他們會用比較特殊材料及尺寸的probe.

  P% {3 S3 n' `9 E# l至於搞到積碳還沒見過, 可能是放電circuit搞太誇張了, 一般是在probe旁配個機械式relay並個1uF+3.9V的zener就夠了.
- x, H: t4 }3 z# |7 i5 j: ]電容大不見得燒的乾淨, 反而擺得越靠近probe效果越好. Fuse沒trim乾淨若有似無, 封裝沖模後可能要通不通, 搞死一堆人.

超出規格外的IC開蓋後是否回復spec內?
3 a: X( O, t. M) A) j7 W是-> CP時各DIE記錄量測值, 各片wafer各抽一顆封裝, 分開交貨, 查封裝是否造成offset.
& a4 F& w4 p9 g1 A* x否-> Fail chip開蓋後打 SEM(電子顯微鏡)查各fuse是否有崩損.

* V* Y* _1 T3 t+ ~3 n% P將整批封裝完畢之IC量測值log回來, 以統計軟體(如 Minitab)畫量測值的機率分布圖histogram,
0 _# b/ h1 h/ `6 A如果是fuse崩損, 各LSB step中心點都會有小型的"鐘型分配".

sjhor

原帖由 DennyT 於 2007-4-8 11:30 PM 發表
Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
" U* N  F0 h* @; A% e9 X1 WCurrent Trim可以合併在wafer test時實施, 花費不大.
Repare rate需視你設定的trim range是否能cover foundry最大製程漂移
2 W" s6 X' ?4 I; ]' U而trim step又得 ...

" n6 H+ ~6 P5 \& s3 }* i
感謝回覆!

Current fuse 因為需要長PAD 所以面機會比較大!
$ i" N' w4 f9 r2 LLaser fuse 不需要長PAD  所以面積可以做的比較小

Current fuse 比較方便  但因為有積碳的問題  所以要清針
& W# x. f' z9 M" `2 ]) p" OLaser Cut 不需要清針  但需要較貴的費用  而且需要CP1 & CP2 測試比較麻煩! 因為CP&LASER機台通常不在同一部

清真要多久清一次比較好?
Trimming 完畢經過封膠後  依然會有漂移的現象如何解決?
也就是  河於規格後封膠  結果會有ㄧ定的比例  還是會超出規格之外  真是很傷腦筋!
除了以上兩種方式之外  是否還有其他種方式?

DennyT

Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
Current Trim可以合併在wafer test時實施, 花費不大.
Repare rate需視你設定的trim range是否能cover foundry最大製程漂移
而trim step又得考量system的精度要求
最後就決定了需要幾個trim PAD來達成上面兩項要求

9 n8 _/ U! h& n1 x; \4 q7 x$ H$ d& M  b一般而言, metal fuse蠻多人用, 有面積小, trim current不大的優點, 另外光罩metal change就可修改也是好處.
$ v/ T$ N+ _- E+ |
不過看過一件慘事: 該同學因時程壓力, 隨便lay了一個"日"字形metal fuse, tape-out後初步也能正常trim斷,
封裝完送客戶後出了包, 回來開蓋後打SEM後發現: 原來封裝灌膠時把不trim的metal橋沖斷了 (一般metal fuse上
方不上passivation, 方便trim斷時產生的氣體逸散), bandgap電壓就跳binary step了, 看是斷MSB還是LSB了...

後來把中間的matal bridge從 |--| 換成  >-< 這個形狀, 比較能夠承受封裝灌膠的橫向應力, 才停止了公司絡繹不
絕到大陸客戶夾O蛋的人潮...