請問PLL的BANDWIDTH為什麼是1/10的reference frequency

ahoku

請問先進,
6 g: M/ ]6 h+ L8 FPLL的BANDWIDTH為什麼是1/10的reference frequency,可以用清楚的方式解釋,如果式子的推導或許會更多,我所知道是穩定度考量,才設限1/10,
! o/ S) p- ?) [6 c" d1/10是以什麼條件才成立呢 謝謝

monkeybad

PLL的頻寬為什麼必須要小於reference frequency10倍，我想可能是穩定度的考量吧
- ^9 y2 U, @0 U5 [1 O9 I5 B$ F以穩定度的觀點來看，
1 L& j4 X; O# ^9 b3 [  R假如PLL採用的是CP(CHARGE PUMP)的架構，在推導CP公式的時候，我們是用連續的系統去近似一個離散的系統，而在設計loop-filter的時候也是根據這連續系統推導的公式去計算極零點的位置。
; D. t* k2 U# d/ n% DCP是以reference frequency來充放電PLL loop-filter的電容，是一個不連續的離散系統，而我們以連續系統去計算的話，當然希望CP越接近一個連續系統越好，也就是說reference frequency越快越好，偏離我們推導的PLL transfer function越小。
而PLL的Bandwidth表示PLL系統的反應速度，當PLL Bandwidth與reference frequency(就是CP充放電的時間間隔)兩者差不多的時候，CP非連續的非理想效應就不能忽略了，因為PLL系統也會對此非理想效應產生反應，而當兩者差越多，則CP非理想效應影響越低。
所以理論上PLL Bandwidth比reference frequency低越多越好，但太低的話PLL鎖定的速度會太慢，而且電容值也太大太佔面積，所以一般經驗值用大概小10倍即可保證能穩定，但實際上還是要靠HSPICE模擬過後才知道確實的情形。
: S# {) F" l6 l5 U  Y; Q這是我個人的想法，提供給大家參考。
也許有更精確的說法或是其他考量 希望各位先進能指正或一起討論

bossen777

謝謝大大無私的分享，感恩

johnchou

請參考劉深淵的著作: 鎖相迴路

c2467

monkeybad的說明, 真是太淸楚了,
謝謝

tamino

Dear antia66,
- z* B! z% B3 x' Q* pIf damping factor is choosen 2, how about the natural freqency?
Will the natural freqency changed with damping factor ?
, j7 Z4 N$ v  q- a# ~2 n* f  DAs my understanding, choose bandwidth <= 1/10*reference freq is for linear model is valid or not, that is, if need widther bandwidth PLL, the parameter from continuous model cannot provide expected PLL behavior.
# `* N6 d' N7 i/ F+ xHowever, VCO related noise causes the bandwidth cannot choosed to too high bandwidth.
So, linear model is usually useful.

Chipfish

謝謝大大的分享~知識因分享而壯大！

deltachen

monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.

semico_ljj

谢谢，分析得不错

wwm101

anita66 兄,是否能跟刘教授联系下,把他的PPT贡献上来呢^_^

anita66

我想這各問題如果有上過台大劉深淵教授的課應該就會很清楚,這絕對是從穩定度上的考量,而且是有完整數學推倒出來的,我印象中是結果是一張圖,X-軸為damping factor,Y-軸是natural frequency,由於要取兩者之叢集,並利用一般設計會取damping factor=0.707來當固定數,而從曲線圖中就可找到相對應的natural frequency,其值大約是0.1,故會取十分之一的理由在此,3Q~

langmx

現在正專研類比,看到這些經驗分享,受益無窮,monkeybad的說明, 太淸楚了

賴永諭

monkeybad的說明,~~~簡單又直覺....另依種想法....不錯喔....
good

yananzhang

我看得paper上说这种选择是为了增加线性度，提高模拟的线性，便于分析和公式的推导

mycmf

For the stability issues, by Liner approximation of non-linear discrete system.
You could refer to F.M.Gardener for detail loop analysis.

日日春

我也常聽到loop filter要小於reference frequency的10倍,不過是不是小於10倍就能
符合我們所要的需求還是在simulation一下才比較準哦!!

simenkid

迴路頻寬為參考頻率的1/10是為了穩定性考量
當然, 迴路頻寬大小和相位雜訊、鎖入時間等有關係
但就標題這句話, ㄧ般都是指穩定性
這是有理論根據的
但是現在手邊沒有那兩篇論文
$ Y7 Y9 P) ?+ x: E# @3 P% w印象中是出自IEEE Trans. Communications

這是我上過台大劉深淵老師的講座, 他有特別解釋過這個問題喔

airtai

真是感謝大大的分享~現在正專研類比領域,正想說鎖相迴路應該如何著手,正好看到這些經驗分享,受益無窮啊~~~使我有新的想法~~~感恩喔~

finster

我不知道大家在設計PLL是參考何種架構與理論來設計的
: D2 @4 L" o; a+ Z就以我個人以前設計PLL的經驗,我一方面參考IEEE Journal paper,另外一方面則是從Behzad Razavi所著的一本"Design of Analog CMOS Integratd Circuits"中學到如何設計PLL
在設計PLL時,因為PLL是屬於一個閉迴路system,故而它裡面的子電路的各個參數都是習習相關的,亦即每一個子電路的改變與變化都會引起連帶反應
在Behzad Razavi的書中有列三個很重要的參數,分別是charge pump current, damping factor和vco gain,這三個參數會決定整個PLL的performance,而其他如PFD, pre-div和pos-div較屬於digital circuit,所以就比較不是那麼重要
就以我個人以前設計PLL的過程來看,PFD雖然有dead zone的issue,但它並不是造成PLL中jitter過大的最大主因,一個PLL會不會動,有沒有好的performance,幾乎都決定在charge pump current, damping factor和vco gain三個參數身上,其中又以vco gain最為地重要
4 V$ K7 M2 l. ]4 ?, n  M' c# }$ Gvco是整個PLL電路中最直接影響jitter的成因,同時也是整個PLL電路中最難設計的電路,除了要high frequency, low current,更要有較有的抗noise能力及寛的frequency range,如果VCO電路作的好,其餘的電路就好作多了
其實,如果model夠準,而且design range作的夠大的話,其實PLL要動並不難,就以我們之前所作的PLL,pre-sim和pos-sim會有一些差距,在量測上,chip和pos-sim基本上兩者的performance並不會差的太多,而在量測PLL上,絕大部份只有量測output frequency正不正確,整體的功耗多少,其餘的就是jitter的量測,目前jitter的量測都是直接使用示波器上的功能直接量測就可以了,所以PLL的量測參數其實並不多,但要評斷PLL的performance絕大部份都是以jitter值為多少來評斷

tommywgt

在LOCKED時, 所量到的JITTER, 可能造成的原因錯綜複雜. 很難幾句話說明. 其中PFD的dead zone也只是原因之一
; N3 U, n7 i4 g0 |4 }8 Z
我個人認為由VCO本身所產生的JITTER比較容易表現在CYCLE TO CYCLE JITTER, 由PDF的DEAD ZONE所產生的JITTER是因為在這個區間內PDF不會有反應, 使得PLL無法TRACKING這個區間的PHASE ERROR, 因此在TIME DOMAIN中LONG TERM JITTER時應該會多出這個DEAD ZONE的JITTER大小, 我個人認為這個JITTER在JITTER STD DEV中不會是NORMAL DISBURTION, 而是比較像ZERO MEAN WHITE NOISE的型式. 這個JITTER值是否為你所說的DJ我並不曾好好研究過DJ這個名詞, 在Lecory的一份WHITE PAPER中有詳細介紹JITTER的種類及量測方法, 有興趣的話可以上www.lecory.com找一下. 不過我在量JITTER時都是用高檔的示波器量的, 所以那個PAPER我只有看過就沒再仔細研究. 但是如果你想內建量JITTER的BIST的話可以參考一下.
2 V: {2 z  I8 H4 ~; S4 @( g! ?3 G
- [$ q. p! \- O很多PAPER宣稱可以做到zero dead zone, 這部分我非常懷疑, 這部分我曾經跟一個有名的教授討論過, 他的說詞是在某種程度之下就可以視做zero dead zone, 只要電路跟模擬能說服人, 他們在review paper時也就能接受. 反正呢! PFD的dead zone愈小愈好, 在我看來, 好的PLL還是要Fully做.

, G, q9 O5 z) d3 A) V3 w4 N" ?* v在我做過的8顆PLL IC中量到的PARAMETER出入大的...好像都是CLOSED LOOP差的比較多, 我想可能是模擬時間不夠久或者CASE不夠多, 但是大家都知道那個模擬好費時, 所以.....哈哈
3 G. g& u. J7 P. z: W; P* Z$ ^) V8 [單一MODULE的量測都跟SIMULATION沒差太多, 每一次的量測值都是在TT跟SS CASE之間(比較接近TT), OSCILLATOR的工作範圍因為會比模擬的小常令人覺的很不爽.

4 q: w7 e% s' h$ D% `  K你現在是學生嗎? 碩士班? 加油吧! PLL的電路都不大, 但是細心跟苦工倒是不少...

ahoku

在locked 時,phase error小,是指 pfd相位己鎖住,由pfd的dead zone所產生嗎,如果是這樣的話,這種在time domain是什麼樣的jitter呢,個人看法是Determination jitter(DJ) ,這種Jitter是否看規格可否容許來決定嗎 ,如果想改善要改那裡著手呢,
再著想請教一下先進們,下線完測量,通常是那幾個  paramter跟預期有很大的出入,謝謝