Assertion

waynez

大家對assertion的看法是怎樣

' N7 i' m2 Q& O" r/ g- p) I& T還有大家知道Systemverilog assertion 或是 PSL嗎

yhchang

assertion 的寫法雖然簡單
可以用來除錯
8 I. B: W! H7 D/ ~* J5 j但是對  Logic synthesis來說
卻是絕對要避免使用的語法
使用之後 Design Compiler會不知道 該把這個描述 合成為那些Gate?

richc

assertion簡單易寫
6 u0 t. r$ {- T, o. J而且可以加快找到BUG
目前市面上已有許多相關的TOOL可以使用
1 M; U. T) s! }) p% U/ t* T6 I
) y6 a9 Y) K& g  S6 _: U目前SystemVerilog Assertion 已經是IEEE1800 Standard, 三大simulator都支援
/ `& L8 R; i9 Q6 yPSL主要是由Cadence推廣 所以NCSim support