Design Compiler 與 Soc Enconter 大小寫區分問題

dreamcast14

想請問一下我之前將寫好的verilog轉成gatelevel之後,
放到SOC encounter跑自動化layout,不過每次去跑lvs總是有錯誤..
9 z- j/ a0 c2 q8 ?7 z! C( V我去看了一下design comipler轉出來的.vg檔,發現他的wire有些N1,n1的,在verilog是有區分大小寫的..
所以我自己手動把所有小寫改成sn1之類的..之後跑就calibre lvs就過了,下線回來後功能也正常@@"
不知道是不是encounter無法區分大小,還是有其他方式可以處理這個問題呢?? 不知道有沒有人遇到過這種問題..

ccs630721

brianchang0406 說的也沒錯~
如果你很單純可以分大小寫的話~
) x$ Y  O( R: V* o- C設CASE可以解決你的問題~
0 ]' _6 `% S6 z7 Y3 L; w( w9 U但是如果你有FULLY LAYOUT的部份
3 i4 I. N; t1 D) I5 d不分大小寫~就需要按照yytseng 的建議~

yytseng

不是 soce 的問題
是因為 SPICE 不分大小寫
你做LVS之前v2lvs 會把大小寫轉成一樣
) u7 i5 D( k8 w: _1 K# p6 t1 `
0 {# H2 T! i1 n7 _' o  ?正確做法是在 dc synthesis 就用 name rule 把大小寫衝突都改名
9 \  |, h* A$ m# J1 d" |/ b如果是你自己寫的RTL 更正確的做法是命名別亂重複 像寫程式一樣要有規劃

brianchang0406

你可以在calibre LVS command 裡 加上 SOURCE CASE YES
5 _0 Q! [/ W  c; ~% x/ ~                                  LAYOUT CASE YES 讓它大小寫為不同點即可