0上数到9的VHDL程式，有點小問題

oldya811105 · 發表於 2008-10-19 14:58:19

大家好我想請問一個問題，我將兩個書上的範例結合在一起想寫成一個0加到9的VHDL程式，
但現在出現了一個問題，當我程式加上FREE_COUNTER這個block執行模擬時這個block內
的 DIN <= Q(23 downto 20); 的輸出值卻一直是"0000"，變成
我只能用cnt的值來控制我的七段顯示器輸出了，我想請問大家可能是什麼出了問題?

另外我想再請問一個問題，我將我模擬的波形放在附件中，seg_output的輸出會有一段一段
很不規則的訊號該怎麼消除呢?

不好意思耽誤各位的時間，麻煩大家了!!

**字數太多了，我把宣告省略了**
begin
SYSTEM_CONNECT : block
begin
seg_output(6 downto 0) <= seg;
seg_set <= seg_s;
end block SYSTEM_CONNECT;

SYSTEM_SET : block
begin
process(CLK)
VARIABLE cnt : std_logic_vector(3 downto 0);
begin
if CLK'event and CLK = '1' then
if clrn = '0' then
cnt := "0000";
elsif load = '0' then
cnt := D ;
elsif (ENP and ENT) = '1' then
if cnt = "1001" then
cnt := "0000" ;
else
cnt := cnt + 1;
end if ;
end if;
end if ;
display <= cnt;
--DIN <= cnt;
Co <= cnt(3) and cnt(0) and ENT;
end process;
end block SYSTEM_SET;

FREE_COUNTER : block
signal Q : STD_LOGIC_VECTOR (23 downto 0);
signal D_FREEC : STD_LOGIC_VECTOR ( 1 downto 0);

begin
process (CLK)
begin
if CLK'event and CLK= '1' then
Q <= Q + 1 ;
end if ;
end process;
DIN <= Q(23 downto 20);
D_FREEC <= Q(15 downto 14);
seg_s <= "0001" when D_FREEC=0 else
"0010" when D_FREEC=1 else
"0100" when D_FREEC=2 else
"1000" when D_FREEC=3 else
"0000";
end block FREE_COUNTER;
SEVEN_SEGMENT : block
begin

seg <= "0111111" when DIN = "0000" else
      "0000110" when DIN = "0001" else
      "1011011" when DIN = "0010" else
         省略
      "1110111" ;

end block SEVEN_SEGMENT;
end zeroto_9_type2_arch;

masonchung · 發表於 2008-11-1 21:00:30

如同spring69393大大所言, 的確是怪怪的
DIN <= Q(23 downto 20); 的輸出值卻一直是"0000" 應該原因在此

spring69393 · 發表於 2008-11-1 10:00:10

Q <= Q + 1 ; 你沒給q初值吧。他不知從那加起。
DIN <= Q(23 downto 20); din 看名字應該是輸入為什還能給信號，不懂？？

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