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[問題求助] 何謂latch Up?如何避免?

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1#
發表於 2008-10-1 20:16:11 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
何謂latch Up?如何避免?4 Q" b4 o0 _9 R  ]0 P# d/ _$ P

, m' C) [6 v6 W) C; u4 P5 @" @6 W. E我知道是一個閂鎖效應..但不知道面試主管問到..
# m) W1 }) x! C5 s
1 s! k1 ]; O& q( I該怎正確的回答..
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4#
發表於 2008-10-19 01:07:57 | 只看該作者
其實你仔細去看latch up的等效電路圖,不是有兩個bjt和兩顆電阻嗎,而那兩顆電阻的兩頭分別接到bjt的B和E,而Vbe正是影響bjt開關的關鍵,你有學過bjt吧,此時的bjt的b和e代表的是mos的source和body,Vbe也就是mos的source到body的壓差,而電路圖上的那兩顆電阻,代表的是source到body的寄生電阻。所以要預防latch up,就需去降低Vbe,這樣子那顆寄生的電阻也會值也會小,相對的寄生的bjt也就較不易turn on,latch up就不會發生啦~但是這是已知的狀況所以能夠預防,其他還有很多狀況都會發生latch up,但原因有待追就,所以guard ring要圍好~
3#
發表於 2008-10-2 13:43:30 | 只看該作者
由於PNP或NPN的BJT相互影響而產生強大的寄生電流
8 J4 L/ J8 b1 e$ O2 ~7 T致使破壞到IC本身的內部元件' s" H& I1 i: \0 u, W+ D
4 u* J% V& y, t/ `
要避免的方法通常就是加上Double GuardRing0 r: f* X' N, ?) V, T/ [/ G/ D
或是在P/N-mos之間要留有足夠的空間
2#
發表於 2008-10-2 10:36:35 | 只看該作者
降低sub的阻值,layout上可多打sub-contact,在製程可採用epi製程.
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