為何視同一條timing path

jerryyao

Dear sir,
  請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
3 w1 ~0 C( v! U第一條 ： clock -> 同步SRAM -> 同步ROM的data input
+ i9 S3 W! o8 @! g8 ?; g第二條 : clock -> 同步ROM -> FlipFlop的data input
( C+ }7 ^/ Y# I但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
想要將ROM設成false_path要不好設，請問該如何做？
2 a# B0 `2 L/ c- M7 c謝謝。

jerryyao

For  sieg70 :
您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
此外我也會去看log檔, 或是technology view，謝謝。
8 }' W& V4 V( _2 k& `/ V0 {
For  masonchung :
ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
% u; z" r5 l+ W! g% [3 |0 X0 Q. h) yROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。

[ 本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯 ]

masonchung

ROM / RAM 是 DC 可以合成出來的嗎 ?
* F; U& ?# N) i* Y- O& X除了 Register File 應該都不行吧

[ 本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯 ]

sieg70

一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,
7 @; K. D: n5 D& y0 f至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作
" M' \! I; |: L+ F
還是你方便將這段code post上來給大家合成玩看看?