OP 设计rail to rail(I/O) 高slew rate 高GBW 设计

wxw622486

运放的设计—要求输入和输出 rail to rail ,slew rate 50V/us, GBW =36MHz,gain =50DB,CMRR=70DB,PSRR=80DB,输入失调电压小于10mV,输出负载电阻 10K,输出电容在10pF静态电流最大750uA（无负载条件下） ，输出的最大短路电流在200MA。
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以下是 Rail to Rail 的相關討論:
对于rail to rail运放问题
Rail-to-rail input and output amplifiers
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5 h. Z5 |( |9 ]4 c! e
0 k6 _3 @( ]$ n+ W' Q[ 本帖最後由 sjhor 於 2009-3-17 06:18 PM 編輯 ]

kimwin107

感恩..請多多指導..即所謂無分享就無成長..為又努力不懈地汲取他人經驗,才能更精進.!

semico_ljj

Bias 一般要设置成具有“自偏置”效果的才稳定

tuza2000

看不懂啊圖片啊，是不是有問題？？？？？？？？？？？？？？？？？

anita66

又上了一課,各位大大真強,還有許多直得學習的地方,不過小妹倒是一直有個問題,就是DR(dynamic range)到底是取決於哪個參數??3Q~

wxw622486

好的，非常感谢！！我回去好好想想！！！

finster

看到你回答你一直是用定電壓來作bias voltage,這樣子的回答讓我很surprise
這是因為你的工作電並不是固定值,而是有一個範圍,如你自己說的電源電壓在8－18V,故而,在8V的工作電壓,Vb5的偏壓不會是在1.8V,相對的,在18V的情況下,Vb5的偏壓也可能不會是在1.8V,而且,在不同的process corner下,這個偏壓值也不相同,所以我在前面就有提到我會先設計bias circuit,然然再搭配OP一起作模擬,不然最後整合時問題會很麻煩,所以我看到你的回答真的很surprise
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. ~5 a( @7 H+ ^. X一般來說,使用到P和N的cascode OP,上面PMOS的偏壓大概會在(vdd-0.8v) ~ (vdd-1.2v),下面的NMOS的偏壓大概會在0.8V ~ 1.2V左右不等(PMOS和NMOS的偏壓電壓仍需看你的偏壓電路是採一般current mirror或者high swing cascode bias電路而定),而因為你是用定電壓,那表示你最後要有Vb5=1.8V的電壓來對PMOS作偏壓,而對下面的NMOS則要有Vb4=1.7V,這對偏壓電路來說,是兩個很難設計且達到的電壓
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* J% w* D) [! L若你想降低gain值,最簡單的方法就是降電流,你把IP和IN由原來的100uA改成80uA,然後你再比較一下原本使用100uA的gain,馬上就可以看出它的結果,而且它的bandwidth也會變大
不過,我建議你的電路目前要改成由定電壓的方式變成由偏壓電路給的偏壓來模擬會比較好,不然,最後仍是作白工

最後,我不太了解你問到
2 v  k9 t, X' I"CAOCSODE 电容补偿（我提供的第二个图）比使用普通的miller 电容补偿（第一个图），GBW 要大很多，所以－3DB 贷款也大很多"
$ X: t$ {% S; v" ?6 D我不了解你的問題何在
我前面給的建議是改變補償電容,因為補償電容的改變會直接改變-3dB的點,但,它的另外一個問題則是phase margin的stability issue,這是一個tradeoff的問題,如果在phase margin能夠維持在大於45度以上就可以有夠大的-3dB,那當然是調補償電容便足夠,若不行,那建議你還是得降低gain值或者提高電流來提高bandwidth

不過,所有的建議,仍是建議你先把由定電壓的方式變成由偏壓電路給的偏壓來模擬會比較好

wxw622486

Dear  finster:
  
   我通过仿真知道在相同的条件下， CAOCSODE 电容补偿（我提供的第二个图）比使用普通的miller 电容补偿（第一个图），GBW 要大很多，所以－3DB 贷款也大很多，我不知道这样的做的理由是什么？？谢谢！！！请指点一二！！

wxw622486

我在模拟仿真的时候就用的定电压，这和使用偏置电路的电压有什么区别？？我设计的指标是GIAN=50DB,但是我现在仿真的是100DB左右，增益是够了，SR 和-3DB，不够，所以我再仿真试试，由于我用的是高压工艺，那第二级的PMOS 和NMOS 的偏置应该设置在什么范围合适？？
    请指教，还有一个问题就是如何降低GAIN .增加GBW呢？？

, p; T% I% e* h. B0 l                谢谢！！！期待您的答复！！

finster

output的SR要高的話,那只有把最後一級的size給加大,因為SR參數的決定值在於loading C和I這兩個參數
不過,這樣一來,你的最大的短路輸出電流在200mA可能就需要注意一下
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( e) \# M9 W3 I. x% S至於另外一項參數,-3dB要大於50MH,這項參數有兩個決定值
# ^3 @  _! M7 _1 A; b# l一是你的補償電容C,因為補償電容是為了讓你的OP的phase margin能夠大於45度以上,故而,在容許的條件下(phase margin),調整補償電容C可以加大-3dB值,不過,這個方法的效率會比較差一些,因為這是將你的bandwidth調到在phase margin在大於45度的方法,所以,如果你本身的bandwidth不夠宽時的情況下,這個方法便不可行
另外一項決定-3dB的值便是你的bandwidth,一般來說,gain值愈高,其bandwidth會愈窄,若要有high gain和大的bandwidth,那就要把各個path的電流再加大(最主要是第一級和第二級電流),至於要怎麼調,你自己試試看吧

! ]* g$ F& ~0 }8 p7 j+ f* N) d: x最後,我稍微看了一下你的偏壓電路,為何你第二級的PMOS的偏壓設的這麼低,而且是定電壓呢??
這是示意圖,還是說你電路模擬就直接給定電壓呢??

wxw622486

我昨天仿真的电路图和参数，只有SR=25V/us，-3db=25.4MHz,其他指标都OK ,但是要求的SR=50V/us,-3db=50MHz,请高手再指点指点！！！

wxw622486

对于OP 的设计希望您再给我一些指导！！不是具体的，比如你在设计运放时的步骤，哪些需要特别注意的。如果电路中有的规格不满足要求，如何调整。谢谢！！！！是不是我的要求太多了呢？？请不要介意，对于我这样一个刚开始设计OP 的新手来说，希望有一个很好的老师指导，这样成长的才会快点。

wxw622486

首先很感谢你，耐心的回答我的问题，你所说的经验＋知识的道理是对的，我也完全赞同，谢谢！！！！

finster

繼我前面所言,這個架構我用過,工作電壓是6.5V~13.5V,設計的gain值約在50dB左右,電流消耗大概在7uA在5種corner+高低溫變化+input voltage在0V~13.4V的所有情況,我們的要求是要低電流,所以gain值和frequency就相對被壓下來

一般我在設計OP時,都是先設計bias circuit,然後再把bias circuit + OP一起作模擬和調整size
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至於你問到的幾個問題,如最大短路輸出電流為200mA,這是你的規格要求,所以,當你設計好OP時,把output接到ground,然後觀察流到output的電流有沒有超過200mA,這是你的規格要求,所以你的電路就要設計到符合這個樣子的測試條件,若你問這是根據什麼來設計,因為你的規格是這個樣子訂的,怎麼達到這項規格,當然是調整op的output stage的size
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  a2 {6 {6 n, z" ]+ l你還問到cascode的偏壓電流如何定義,folating current如何定義,輸入電壓的range如何定義....,說真的,這些很難回答,就以我在業界工作來說,我們的工作是依照規格把電路設計出來,同時電路要完全符合規格,我們的工作在設計出電路,當然,教科書都會介紹說明電路要如何設計,要依照公式然後設計出所有元件的size,但,這只是一個方向,一個指引你設計電路的起頭,真正在設計時,卻不是這麼一回事,因為書上介紹的公式是讓你有所依據且知道元件的特性為何,並可以用數學來表示,但在設計時,所有元件的特性,如u,Cox...等都是依照製程廠來提供的,每個元件在不同的電壓,process corner,元件的接法和寄生效應...等等所衍生出來的式子並不是書上那一兩個公式便可涵蓋說明,書上介紹的是基本知道,我個人覺得電路設計是利用書上的知識再加上經驗累積而從事的工作,不同的電路與應用有不同的考量和設計技巧與考量,很多電路都必需依照不同的製程來作不同的思考與電路設計,書上的公式與知識是死的,從事電路設計要活用這些死的知識與公式
若你問cascode的偏壓電流如何定義,folating current如何定義,輸入電壓的range如何定義....,很難有人能夠回答真正的答案,因為不同的應用有不同的答案,有些經驗的電路設計只能從不斷的失敗經驗中累積,這些,書上不會教,而且也無從教起,因為case by case,如何活用書上的公式與架構,才是電路設計的重點,而且,書上提到的公式,有些並不能真正地運用在電路設計上,誠如我前面所言,所有元件在不同電壓,不同製程與溫度下,書上的公式真的無法涵蓋到所有情況,要觀察這些惟有從模擬的波形來推導問題所在,size該要如何調,要往那裡調,每個元件的相對作用與關係為何.....等

  ^# [8 n: }/ \* ~+ S' Z從事類比電路設計真的需要經驗的累積與不斷的把書上的死架構和公式活用在真實的電路設計上,也許你並不會認同,但,這是我從事這行7年來所得到的目前心得,作類比電路設計,真的很不簡單呀
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[ 本帖最後由 finster 於 2008-9-19 12:06 AM 編輯 ]

wxw622486

再问一个问题：CASCODE 的PMOS ,NMOS 的source 和 buck连接在一起吗？？还是我的工艺支持PWEIL  和 WELL 的 工艺。
% w4 d0 m  i; M! n请懂的 高手指导指导。。万分感谢！！

wxw622486

谢谢指导。但是我还有个问题，比如设计这个电路的步骤是什么？我最大的短路输出电流在200MA,这个根据什么设计？？比如我的PM在60度，GBW=GM/CM ,GM是输入跨导，CM为补偿电容。SR=ISS/CM  ISS 为输入管的尾电流，根据CL=10PF,开始定义CM=2PF,根据这个我计算出输入管的W/L,ISS ,我的，问题是在CASCODE 的偏置电流如何定义，提供FLOATING CURRENT 的CLASS AB 的偏置电流如何定义，和输出管子的尺寸如何定义？？请指教？？

' T, h, h& }4 |, f$ _CASCODE 中的过驱动电压定义在多少，200MV,300MV??我用的是UMC的高压工艺，电源电压在8－18V,静态电流的大小是在没有负载电阻和电容的条件下，输入的VIN-=VIN+=6V,VDD=12V,看输出的VO应该在1/2VDD的电压范围内才有效吗？？

finster

我稍微看了一下你的架構和電路
這個架構的OP我有用過,不過,因為我們的規格沒有你們這麼高速,我們在意的是電流消耗,所以我當初為了調電流也花了一些時間
看了一下你的size,我覺得你的第二級PMOS和NMOS的size還蠻奇怪的,也許你是為了Gain值的考量而作出這樣子的size
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給你幾個我個人在設計時的建議,第一級的IP和IN,以及vb5和vb4建議用high swing cascode bias 電路來作會比較好,如果只是用current mirror來作的話,會受到一些Vt的限制,用high swing cascode bias會比較大範圍的可調空間與gain
( q! t% J- P- j; D想把電流往下降,第二級的PMOS的size可再往下調(我是指M值),但需留意gain和phase margin兩者的變化,而且,通常我不建議上面兩個PMOS都用同一種size,一般來說,上面的PMOS的Length會比下面那個PMOS的Length大約3~5倍左右,然後Width會採用同一種size,而且,這兩個PMOS的size要和high swing cascode bias的最後bias voltage要儘量是一致的size
你的第一級op的bias current可再往下降一些
我個人覺得你的規格要求還好,並不會太難達到,不過,需要留意一下bias電路和OP的size搭配,另外,要怎麼調到符合規格要求,實際調size並看每一條path電流,然後讓每一個mos都在該為的工作區

wxw622486

楼上的兄弟，应该怎么调整呢？？可不可以给点建议！！谢谢！！

LGHHUST

原帖由 poseidonpid 於 2008-9-15 07:52 PM 發表
靜態電流主要是由class ab的控制電路所調整，所以可以在這方面著手~~

  V" [6 o. r7 R, N5 _$ l# P4 y; T對的，感覺是妳的AB類輸齣控製柵極電平不太對，而導緻輸齣靜態電流過大。

wxw622486

是这样的。但是我是按照 CLASS AB 的结构设计的，原理也知道，但是仿真的结果不对。
! p4 I1 X  [( u6 A相差很大。