How-to Migrate from DDR2 to DDR3 Design Considerations

Web

Maximize Performance!?
What makes a good memory controller?
$ @% t) `+ O/ q3 e# O9 ^
Speaker: Willy Huang, Director of AP Sales, Denali Software1,42p, 486KB

Databahn Memory Controller Overview
- E/ P% |* q& `, u1 u# B0 _8 [– Capability, Configurability and Interfacing
Hard PHY Overview
Roadmaps and Conclusion

3 s3 L$ L4 n# g% W

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alienwarejian

ltake

hope helpful~~~
Thanks for sharing

jumliang

感謝分享~~DRAM controller (DDR2 and DDR3)....應該很有幫助

fufu1119

4年前做過SDR SDRAM, 目前需要做DDR2/DDR3, 希望這是一份不錯的參考資料, 謝謝分享!

maimh

下載看看....看看是否對目前工作有幫助

jaster

最近正在研究這部分的資訊
感謝分享

xp212125o

感謝分享
% J5 S0 O8 k' u" i2 f! z; d, W正好有用到
7 }/ Y8 ]+ b3 \! J5 @先下載來看看
thank you very much~

kaosci

非常感謝拉....剛好對這部分資訊很缺乏，可以拿來好好研究

faradayken

多學些
- K6 T: \# s1 m  m; Z* P* a* c
Databahn Memory Controller Overview
– Capability, Configurability and Interfacing
0 L+ \6 A1 y. S! h  aHard PHY Overview
Roadmaps and Conclusion

teaman

謝謝分享  
老闆希望快點進入DDR3的世代
操的很凶
! c& w. f3 N3 z+ e3 o# y希望能得到幫助

johndoedie

大感謝!最近正在研究這個主題，趕快來拜讀一下。

raymondcao

我现在在设计DDR2 Controller ，在FPGA验证中出现问题，如何在FPGA中实现HY功能，或者说不用PHY可以实现DDR2 controller 在FPGA的验证吗？请教了

ccceic91g

感謝大大無私的分享~~
感謝大大無私的分享~~

yhchang

我看了 我覺得是還不錯的資料
DRAM 基本上很難在High SPEED 與LOWER POWER上
& e) n& @, S9 y% |2 l  Y達到雙贏  想要LOW POWER 勢必要加入很多省電的控制機制
% \* @$ e3 k0 ]2 X所以 DIE SIZE也小不下去 但是我們公司還是強迫RD要把這兩樣東西
0 c% ?3 u' a1 O- x8 k0 L做在同一套光罩上  而且Schedule只給兩個月 基本上我對這樣的安排很無言...

masonchung

It  can be more help for design

jacky002

下載看看對工作是否有幫助.