Regulator的phase marge仿真

yutian

對于regulator的phase marge的仿真，我們討論小組有歧義，有人說應該看電阻分壓反饋回去那點的phase marge，有人說應該看PMOS 下端輸出結點的phase marge，請各位大大有人知道的，指教一下。萬分感謝。

semico_ljj

说句实话，该电路结构设计好的话负载电流可以达到30∼50mA，但是100mA以上是要设计更好的电流补偿电路的！

deg326

我也覺得是看vout的P.M.
好奇問一下，這個電路特色主要是?

賴永諭

個人覺得是看Vout結點的phase margin
因為我覺得R1 and R2組成feedback factor....

semico_ljj

不是这样的，主要是把第一非主极点推向更高频！

lynker

是爲了提高運放增益的吧，再有一種情況就是爲了增加運放的輸出擺幅。

frankiejiang

确实没有接反 中间有一级是source follower
不知道加这一级有什么用呢？我觉得反而会降低LDO的驱动能力

anita66

原來兩種方法都可以, 但若是以"整個LDO"來看, 哪一個方法才是正確的呢?.... 感謝大大無私分享, 3Q~

semico_ljj

连接的是对的，呵呵！
/ U2 e0 ]  M) s+ ?“，我們討論小組有歧義，有人說應該看電阻分壓反饋回去那點的phase marge，有人說應該看PMOS 下端輸出結點的phase marge”，我以前也有类似困惑，后来两种方法都尝试了，结果应该很接近！就看你怎么理解loop gain了！

syracuse

原帖由 yutian 於 2008-7-11 05:32 PM 發表
5 e) r; x$ u1 o9 ~比如對于附錄的這個電路圖，。Phase Margin測試為拆除R1/R2/M2間的迴授，使Regulator成為開回路放大器後量測。
那是不是看Vout結點的phase margin?還是R1和R2中間迴授點的phase margin?

這個ldo的feedback是否接反了 ？

alab307

當然是看R1/R2中間那點囉
記得ac是從M2的gate輸入
( D* X1 c3 k  d( T就是這樣

  J2 L1 }+ U$ S/ [0 v怎麼沒有補償電容勒

yutian

比如對于附錄的這個電路圖，。Phase Margin測試為拆除R1/R2/M2間的迴授，使Regulator成為開回路放大器後量測。
那是不是看Vout結點的phase margin?還是R1和R2中間迴授點的phase margin?

alab307

Phase Margin是指什麼呢?
Think!!!

當然是指loop gain的phase margin,
6 {% D5 \  H& m( H. }+ a$ F' E既然是loop gain, 當然就找一個比較沒有loading effet的node
8 o# N7 W; ~, T! ~把loop打斷去看
  g" d1 R( S9 {. \. ~1 }: R8 k
' }" G3 i! }' o; `5 v* K5 a所以從哪裡看都可以
, \$ M5 ~( [7 e- t3 W( b4 n, H9 [8 M選擇好的node, loading effect小, 甚至可以不用管
選擇不好的的node, load effect大, 沒有考慮清楚的話, 就不準囉

yutian

Phase marge is error and it should be phase margin.
$ U3 }' h' m0 S7 _6 X& \I'm sorry to us.