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[問題求助] 請問使用power ring會有出現此error呢?

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1#
發表於 2008-5-29 14:14:50 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
我已確認電路無誤,但在電路周圍畫上Power ring,Gnd ring就出現以下softchk的error訊息。
, o& x% t# o2 U, c. C3 z* m0 k請問有前輩知道原因嗎?* w9 `. o1 |+ O2 E5 L! n

/ h7 k1 _  ]' N0 B' N( h% n錯誤訊息如下,+ v( m, w* ~( B/ K/ S
check SOFTCHK SUBSTRATE UPPERALL.-2Errors
. _( y- I, @% y- Z, m! s- T2 N1 v2 A* ^  c5 @9 T1 K
這兩個錯誤都是針對power ring。
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4#
發表於 2008-5-30 02:58:14 | 只看該作者
檢查一下,被power ring包起來的線路裡面的ground有沒有把電位接出來?( U  M8 f/ f5 C* G- m: H! t% n8 r
感覺起來你的ground (p+ diff)似乎是由psub接起來的不是由metal連接
3#
 樓主| 發表於 2008-5-29 14:56:04 | 只看該作者
不好意思,我忘了補充還有出現Extraction Report的error,& Y( c3 N  ], K* {+ x( ~2 K& K/ ]

) y6 E$ [9 _& o; U" U- kWARNING:  2 d# }0 r& l+ Z0 s
          Stamping conflict in SCONNECT - Multiple source nets stamp one target net.
, C2 v1 J, w( {) x7 }          Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information.
/ y8 S: W, D* x' u0 O  [
6 H1 y0 e; C5 d) f2 @crtstal_blue前輩,謝謝您的回應,經檢查我的power pin沒有打錯,且怪就怪在若我的power ring 用nwell全包覆起來就會出現error,但若將power ring不完全包起來,而是呈現"C"狀,缺口再用metal層連接,此error就不見了。請問您有遇過這樣問題嗎??
2#
發表於 2008-5-29 14:24:02 | 只看該作者
你好:
' |( R$ e$ [3 {% C      一般來說出現SOFTCHECK的問題,就我的經驗所遇到的情況
! n  |: Q8 I' j都是因為下列的原因所產生的:
6 t8 I( `0 `; Q: P: H5 O9 f- ^( y; h( `: B
1.POWER PIN 沒打上: i  [! B" c* Y# z
2.POWER PIN打錯 (如 VDD OR GND 打相反)
6 d$ N8 |# I7 u/ V2 t3.不同的電位沒用LAYER做區別(如SUB2 )
3 V% V4 o* s, F& N0 u0 g
7 j: d6 a8 Y( b以上是我曾遇過的問題,提供給你參考。
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