精準式除頻設計??

gto10620 · 發表於 2008-5-17 13:32:50

entity clk1 is
Port ( clk40 : in  STD_LOGIC;
   clk1  : out std_logic );
end clk1;

architecture Behavioral of clk1 is
signal cnt :std_logic;
begin

process(clk40)
variable cnt:integer range 0 to 39999999;
begin
if clk40'event and clk40='1' then
if cnt<20000000 then
cnt:=0;
else
cnt:=cnt+1;
end if;
end if;
clk1<= cnt;
end process;
end Behavioral;
為什麼CLK與CNT不相容?
還是我的設計是完全錯誤的?
0~~~~~~~~~~~~~~~~~~~~~~~~~~~20MHZ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~40MHZ
________________________________↑－－－－－－－－－－－－－－－－－－－－
      此段'0'                      此段'1'
正緣觸發~

gto10620 · 發表於 2008-5-20 01:53:53

我有補囉!! 我說下次一定會記得給!! 誤會我的意思囉!版主~

我希望我能在這領域學會!!

tommywgt · 發表於 2008-5-19 18:10:24

現在補也來的及的，　不用等下次了

gto10620 · 發表於 2008-5-19 17:04:30

收到^^ 抱歉~
下次清楚囉!!

tommywgt · 發表於 2008-5-19 00:03:14

gto10620 別忘了給addn "感謝哦"

按評分就可以了

gto10620 · 發表於 2008-5-18 23:02:25

40MHZ
我想我只能實際去試試看燒在上面能不能跑~
因為我還是沒辦法用電腦模擬出來~
感謝你~ 結果在跟你回報!!

addn · 發表於 2008-5-18 17:58:36

您好
這樣還是有問題
可以試試
process(clk40)
      variable cnt:integer range 0 to 39999999;
      begin
                     if clk40'event and clk40='1' then
                              if cnt=39999999 then
                                 cnt:=0;
                           else
                              cnt:=cnt+1;
                              if cnt<20000000 then
                                    clk1<= 0 ;
                              else
                                    clk1<= 1 ;
                              end if;
                           end if;
                     end if;
      end process;

或者
process(clk40)
      variable cnt:integer range 0 to 39999999;
      begin
                     if clk40'event and clk40='1' then

                              if cnt=39999999 then
                                 cnt:=0;
                                 clk1<= 0 ;
                              else
                                 cnt:=cnt+1;
                                 if cnt=20000000 then
                                       clk1<= 1;
                                 end if;
                           end if;
                     end if;
      end process;

不過兩種方法都有我第4點的問題
如果你是用quartus2可以分析一下
你的clk40可以跑多快

gto10620 · 發表於 2008-5-18 17:13:16

恩~是的~我是要把它除到1HZ因為實驗器材的內部震盪晶體為40MHZ
除完1HZ接上計數器這樣~下面是我後來又改的><" 難道精準式除頻有很多種方法做??
entity clk_95 is
Port ( clk40  : in  STD_LOGIC;
   enable : in  STD_LOGIC;
   switch : in STD_LOGIC;
         a,b,c,d,e,f,g,p : out STD_LOGIC;
   SEL : OUT STD_LOGIC_VECTOR (5 DOWNTO 0));
end clk_95;

architecture Behavioral of clk_95 is
signal clk1 : STD_LOGIC  ;
signal cnt  : STD_LOGIC ;
signal x1  : STD_LOGIC_VECTOR ( 3 DOWNTO 0);
signal x2 : STD_LOGIC_VECTOR ( 3 DOWNTO 0);
signal count1 : STD_LOGIC_VECTOR (3 DOWNTO 0);
signal count2 : STD_LOGIC_VECTOR (3 DOWNTO 0);
signal y : STD_LOGIC_VECTOR (7 DOWNTO 0);
begin

process(clk40)
variable cnt:integer range 0 to 39999999;
begin
if clk40'event and clk40='1' then
if cnt<20000000 then
cnt:= 0 ;
else
cnt:= 1 ;
end if;
end if;
end process;
clk1<=cnt;

process(clk1)
begin
if clk1'event and clk1='1' then
if switch='0' then
count1<=count1 + 1 ;
if count1="0110" then
count1<="0000" ;
end if;
else
count2<=count2 + 1;
if count2="1000" then
count2<="0000" ;
end if;
end if;
end if;
end process;
後面是我自己要接出去的東西~所以我沒PO!!

addn · 發表於 2008-5-17 23:00:37

您好
1.
請問你是要將40M HZ除頻到1 HZ嗎?
2.
CLK1是定義是1 BIT的輸出,跟cnt的定義integer不同
當然不能CLK1<= cnt,
3.
你的CODE有錯,請多想想
4.
當你解決上述問題後還要思考
COUNTER要能數到 39999999
這樣的計數器合成出來,須幾BIT你知道嗎(0~1023需10 BIT)
那麼這麼大的計術器有辦法跑到40M HZ嘛,況且你還要配上
一個大的組合邏輯比較器(因為有用到if cnt<20000000 then)

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