quartus II 使用問題

happpyend

請問在quartusII上面, 假設小弟希望寫一個ring oscillator請問該怎麼實現???
" A3 h9 G+ c/ n) y7 _
! k  \6 Y0 c: @0 e因為不管我用stucture或schematic方法, 經過tool compiler後, 它都會自動幫我把串接的inverter
! I/ K8 V3 v) Q
給消除掉, 請問該怎麼辦? 有什麼辦法能夠讓我的電路完整的不被tool給最佳化呢?
+ N1 o3 i/ D$ W3 X
如果說在DV上我會使用dont touch的指令, 可是在quartus2上我就不會了, 煩請各位大大解惑

感激不盡

jason_lin

keep語法,你試看看吧!
Example 8–43. Verilog HDL Code: keep Attribute
( v: _; |; |" N6 ?3 O8 K, Iwire my_wire /* synthesis keep = 1 */;
- Z# K+ y9 R4 M+ C3 \
; [" g2 v2 ~+ K! @/ u4 \; QExample 8–44. Verilog-2001 Code: keep Attribute
4 M" p$ k: N+ p7 n$ t% L3 A0 X  d5 G(* keep = 1 *) wire my_wire;

Example 8–45. VHDL Code: syn_keep Attribute
  ]" f  h- U2 V: gsignal my_wire: bit;
attribute syn_keep: boolean;
attribute syn_keep of my_wire: signal is true;
6 o( g9 ~3 V, \  ]+ W; K
5 x0 u) l: I! W6 Q, b- Q附上Quartus II的handbook片段,如下:

happpyend

比如說我的code如下:
! m$ ?: z7 N) G) d! D
6 O. z) U0 \3 h! [& y$ b4 umodule firo( run, Dout);

0 Z3 |5 }" p! d3 G5 \9 Z' Minput        run;
output        Dout;
3 h! J% K6 J6 ]
# Q2 `% R- y" U# {3 Twire run, Dout, w2, w3, w4, w5, w6, w7, w8, w9, w10, w11, w12;
wire w13, w14, w15, w16, w17, w18, w19, w20, w21;

nand na1(w2, run, Dout);
xor x1(w3, w2, Dout);
not n1(w4, w3);
not n2(w5, w4);
not n3(w6, w5);
not n4(w7, w6);
4 |7 T$ @# A2 F: E+ l$ L8 [not n5(w8, w7);
not n6(w9, w8);
4 g0 G5 u" k- R' x1 e: z* C5 d$ p4 nnot n7(w10, w9);
: K" x8 P5 P' u7 @7 s1 Pxor x2(w11, w10, Dout);
) q7 Z. h. \# k- w" d. k& i3 {not n8(w12, w11);
* B4 A- Y9 f; Z* [) G$ o  Xxor x3(w13, w12, Dout);
+ ]' I& p3 Z, o5 Nnot n9(w14, w13);
8 i2 y) S% V6 w6 Oxor x4(w15, w14, Dout);
not n10(w16, w15);
+ z% |: L1 _& J5 T( W, fxor x5(w17, w16, Dout);
not n11(w18, w17);
not n12(w19, w18);
! ~9 g9 Z9 X' b8 u1 K: jxor x6(w20, w19, Dout);
& k  y4 r: B# r4 M+ @  n% nnot n13(w21, w20);
not n14(Dout, w21);
5 ]( U5 L, u4 _6 ]+ a6 `( d2 H, R
; X; V6 n& }$ `4 fendmodule

- y/ ^& r+ m! E  v% W7 c那我要怎麼加所謂的attribute 才能夠keep我的電路呢?
3 D6 E2 R% G- b7 Q1 M! r; o8 a不好意思,因為對此不甚熟析,希望大大能夠做個範例指導,這樣對初學者的我能夠較快上手

3 \7 i7 `( x/ {& y$ K4 f$ K感激

sieg70

可以用 keep 的attribute把 NAND gate間的node給保留下來.

5 T8 q( T5 W2 S6 L在FPGA上實現 ring osc 不是不能作, 但不會像 asic製程那樣容易分析, 以FPGA的習慣用法來說, 並不鼓勵這樣作.

/ M% y; n' L" B. V[ 本帖最後由 sieg70 於 2008-5-2 11:03 AM 編輯 ]