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原帖由 kevin 於 2008-4-28 08:47 PM 發表 3 |& S- H, j1 c1 V; l$ B 如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快.4 }; {- Y" u6 l7 @ + q$ W* T& ?' Z5 D: [0 q- t3766 0 q6 ~; L0 [, y# E7 D C 3 ^" K4 V, ~# a1 E再配合一些control logic即可達到目的 ...
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原帖由 addn 於 2008-4-28 11:22 AM 發表 4 ~6 k; A( ?7 ~, _; s, r您好 / d& S! X. H) X- E依你的需求,想要做到1個clk做一次動作, / y7 Q/ `0 B5 j8 x似忽不容易 0 h$ L; O b& r2 J6 y( ?+ Z4 c! w. w 由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
原帖由 michael6172 於 2008-4-28 09:34 AM 發表 : N$ k- W2 i+ E你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
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