當layout工程師考試需要考那些 ???

ynru12

如果公司要考試來當作你的能力評比~及考積方面
/ X) y3 }, j* i1 V1 u然後有分學科及術科~
+ k& i" P/ s7 K' e$ f3 v8 f4 M$ j學科方面的話，是有涉及到電路設計的一些部份及英文單字
8 U4 b% [1 S, r4 }術科的話，應該就是操作!!!
0 p; e) F" p: ^# p) }你們會有何反應???
我的感覺是術科是ok，因為layout就是要畫圖
0 q; L4 `2 A: H: Y( h; H學科方面就有點怪~畢竟你是layout工程師，並不是設計方面的
, H; X" P) u8 _& s卻考到電路設計方面的~難不成是想要跟rd相吵架嗎??
9 `0 H0 C& I3 _2 ~' q6 O這是我的感想

- ]: ]9 X2 l# }2 t, |1 G不知各位前輩們遇到這種事情時，會有何反應 ???

arthur03226

layout面試不外乎就是叫你用紙畫出inverter的示意圖，難一點問nand nor。
* u7 ]6 Y* L& J; z' O再更機車一點的會問剖面圖，如果真的要考倒面試者，就追加問latch up 或是ESD。
8 p6 F" x) f3 P( \. W6 d8 [( B問到電路設計部分，那我就覺得這個面試官根本就是離題了，沒sense。
: H9 |, R* ^. s- F; t0 O我除了剛出社會面試的第一次外，其他都是對方要挖我，所以沒人會問我電路設計的問題。
要是問我，我也會直接跟他說我不會。
假設我遇到這樣的面試官，我會直接考慮下一家

' k+ F, {1 i$ d[ 本帖最後由 arthur03226 於 2008-6-6 11:28 AM 編輯 ]

tzuenhau

請問大大若要考VERILOG 那對這LAYOUT這有啥提要 或是有啥需求
* o' j3 X! u3 G  {7 `畢竟LAYOUT指針對圖上面而且有助力吧!?!?!

trustrain

電路設計的確比較偏，layout應該整天都盯著螢幕在畫，比較牽扯不到電路設計，
但是lay久了哪些地方干擾比較大要怎擺，哪些線要比較乾淨，怎麼把電路lay小、線少..之類，
這應該是偏佈局設計...這時看的是經驗
3 ^: S0 D  T0 x0 j" i3 c或者考些簡單的Spice、VERILOG

skeepy

用考試來評比?又不是學生，對layout的評比我覺得應以
對案子的負責任的態度以及能在時間內完成，對電路圖
的要求應是以能看懂哪些device是需要match，或是能
9 w2 Z* q: ?9 b4 A! K指出電路圖的接線是否有怪怪的地方，也許是RD連線錯
' Z' S6 c7 V+ A6 ~; z2 |. b誤而沒察覺到。

angle

我覺得要看考電子電路到什麼程度耶
2 U; P; C; o0 _6 w如果要你考設計出一個 Bandgap那可能就太過了!! ( layout程度基本上都不高)
但如果是考你一些基本原理~ 如 AND / OR/ NOR/ NAND 倒也覺得還好
必竟一個Layout  engineer 是在實現電路 ~~
. [( }% Z# |" U" w0 |$ ~如果只是隨便畫畫的話...............感覺起來只是個"高級"的技術員而已

tzuenhau

不知道目前在上課 不知道這前景怎樣!? 所以說還是挺茫然的 怎辦 本身是念電子的 還是除了這還有哪方面比較有前景的
嵌入式嗎?!