constant gm biasing circuit 問題

abeiptp

想請問一下為什麼M2都會設計成比M1 size大幾倍,但是positive feedback loop gain 不是等於
" d0 j1 T9 V, L4 qgm2/[(1+gm2*R)*gm1] 嗎? 即使M2沒有比M1大,由loop gain公式看起來loop gain也是小於1,
0 V* `8 U& m. W5 ~9 j- W& y, h& H1 y不清楚M2設計成比M1大的原因是什麼? 還是我loop gain公式推導錯了?
謝謝!

st80069

恩，我照Rasavi的電路圖作法，START-UP為NMOS接中間，兩邊電流幾乎一樣，差不多0.5UA的誤差吧，
! g5 X' y& s: ?+ U* j' \4 @不過，我在sweep VDD時，從1.1到1.3，電流變化差了5ua...
不過真正要量當工作電壓變化的時候，應該是要量M6 的G端電壓值變化才準...沒錯吧??
8 t9 V2 }- `* W  u從圖裡感覺那節點的變化值好像比較重要..

[ 本帖最後由 st80069 於 2008-7-22 12:08 AM 編輯 ]

賴永諭

第一個電路當然需要start up circuit,不然電路會Latch 住阿..就會電流＝０阿!!!!

temes

the first circuit ,why you think current is small, resistor can be omited.
i think the first circuit needs startup circuit.

hiyato

幫樓主補充一下，是在Behzad Razavi所著的一本"Design of Analog CMOS Integratd Circuits"的
第11章Bandgap reference circuit一開始，敘述與電源無關的獨立電流源。

賴永諭

This is a bootstrap reference circuit.
Maybe you can see the improved Wilson circuit and bootstrap circuit of the Alden's book.

LAS.xs

原帖由 wxw622486 於 2008-5-5 10:39 AM 發表
对于第一个图,可以这样一来理解:在电路启动过程中,电流是由小变大,电路中电阻的电流很小,可以忽略!!M2設計成比M1大是& ...

4 h/ S) Q  n  }
第一個圖一直都是正回饋吧，沒有出現負反饋。只是增益小於一，所以穩定。

wxw622486

在分析偏置和基准的时候其实结构原理不是很多,主要是结构演变,提供更好的性能,满足电路系统的要求!!!!!!!多看书有很多的好处!!!多看多想!!

wxw622486

其实这个电路只有一个环路,你可以从别的角度分析,输出提供�定的电流,作为点电流源,理论要求输出的电阻要无穷大,实际不可能,主要方法就是让输出的电阻越大越好,从这个角度看,输出端的电阻就是R*GM(T1)*RO1*GM(T2)*R02.输出电阻很大,达到�流的基本要求!!!

wxw622486

对于第二个图可以这样理解,它是从电路结构转变过来的.是自偏置电路的演变!!!,T1工作在亚阈值区,电流大小为VGS(T1)/R,在这个电路要正常工作还需要启动电路!!!!

wxw622486

对于第一个图,可以这样一来理解:在电路启动过程中,电流是由小变大,电路中电阻的电流很小,可以忽略!!M2設計成比M1大是为了使电路环路出现正反馈!!电路才能正常工作!!如果M2設計成比M1小,电路无法正常启动!!!!
    当电路电流很大的时候,流过电阻的电流不能忽略!!要使电路稳定工作,需要的是环路负反馈!!!电阻在这个时候起作用!!!!

8 V1 {- x- |  _6 u% s% {. H在启动到正常工作,电路稳定,是正反馈为主,负反馈为辅-----负反馈为主,正反馈为辅的过程!!!!

LAS.xs

這個又如何分析呢？
1 P% N) h6 d6 B) b有多個環路，並且嵌套在一起，以哪個環路為主呢？

welton

M3跟M4的VDS在Supply sweep時一定不一樣,所以由CLM造成的IM3跟IM4一定不一樣,就會造成Iout與計算值有差距.不加電路解決只有在VDD=VGS1+VGS3時,IM3~=IM4

finster

原帖由 sachiel 於 2008-4-24 11:53 PM 發表
不好意思請問一下各位高手
+ ^% P% v2 Y  K& u5 E% ?, `1 r這個電路需要調到兩邊電流差不多相同，才有抗電壓變化的能力嗎？
我目前使用0.18um的製程，但好像沒有辦法讓兩邊的電流差不多
/ c- ~, g. d& B* s8 I大概會有1~1.5uA的差距
各個CORNER下也大約有1~2uA的差距 ...

2 E% T: H9 p: T) o+ p4 D  q% _
! b& a: j# y# n  {正常
但要留意一下工作電壓變化時,其電流是否有異常的變化
如果有,MOS的size和電阻值要稍微再作調整

sachiel

不好意思請問一下各位高手
5 P! A4 {+ \% J' h& T這個電路需要調到兩邊電流差不多相同，才有抗電壓變化的能力嗎？
我目前使用0.18um的製程，但好像沒有辦法讓兩邊的電流差不多
! `- j; n+ z. P% `大概會有1~1.5uA的差距
- f/ U* Y. n, X& |! x各個CORNER下也大約有1~2uA的差距
請問這樣是正常的嗎？

johnqhu

我的理解是：在一阶近似的时候，稳态下M1和M2的电流应该一样大，但是M2的S端有一个resisitor，所以Vgs2<Vgs1。所以需要把M2做大一些。使得Im1 == Im2。

finster

原帖由 LAS.xs 於 2008-4-9 12:00 PM 發表
目的是使M1M2過驅動電壓有一個差值，產生電流吧
Iref = (2/k*R2)*( 1-1/√k) 2

0 \( C2 L& G  W* X- K7 Q( v- `! T6 u

Behzad Razavi所著的一本"Design of Analog CMOS Integratd Circuits"裡面(我忘了是第幾章),在講Bandgap reference circuit那個章節裡有這種電路架構的公式推導
另外,書本裡頭有建議K取4是最佳值,因為√4=2是開根號後的整數值,若取3或者2或者5均會得到有小數的值,計算起來會比較麻煩

LAS.xs

目的是使M1M2過驅動電壓有一個差值，產生電流吧
Iref = (2/k*R2)*( 1-1/√k) 2

賴永諭

不好意思~~修正一下..上面寫的loop gain是一開始電流很小時不考慮R時,所以會發生latch使的電流為=0
當脫離latch 點時,大略事Loop gain=(gm2/gm4)/(1+gn2R)*(gm3/gm1) gm1=gm3
所以當脫離Latch點時是 loop gain <1的穩定點...我想作者是想表達這樣的想法吧..
: ]) G: t  u2 l* [ thanks!!

賴永諭

loop gain 大略估算應該是(gm3/gm1)*(gm2/gm4)
: B/ f" l! W3 S; m- k當你要的gm1=1/R時,(W/L)2>(W/L)1
$ M( T! E" L, U: @7 H即loop gain>1且正回授下,對DC訊號而言會M4 Drain 會latch到VDD使得電路電流=0,
所以電路會有2個stable點,一各是我們要的DC點,一各會使電流為0,所以start up current is need,這是我們老師說的...
, W4 o! S' U" v: Y/ E* D- m我想Martin可能要表達也是依樣的觀念吧,只是寫的不是很好哩!!
大家參考看看哩...