Synopsys以2.27億美元併購同業Synplicity

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半導體IP與EDA軟體供應商Synopsys，日前宣佈將以2.27億美元併購其競爭同業Synplicity；Synopsys預期可藉此樁併購交易擴展其在通訊、軍事/航太與消費性電子等領域的市場版圖。
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Synopsys 表示將以每股8美元的價格收購Synplicity的普通股，為該收購交易公佈前Synplicity股價的50%溢價。Synopsys執行長Aart deGeus表示，兩家公司的結合可望提升Synopsys對成長中市場客戶的支援，包括系統與中階領域的客戶。
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現金多多的 Synopsys過去已透過多次收購來增強其在半導體IP領域的地位，包括在2007年10月對Sandwork Design的併購，以及7月對Mosaid Technology的收購。而Synopsys的業績表現也不俗，該公司在2007年的營收達7,120萬美元，較上一年度成長了14%。

(參考原文： Synopsys to pay $227M for Synplicity)
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Source URL: http://www.eettaiwan.com/ART_8800512131_676964_NT_1bf6e528.HTM

heavy91

Synopsys推出新一代DesignWare SATA IP

提升SATA資料傳輸率一倍至6Gbps

DesignWare SATA 控制器可為固態磁碟(solid state drivers)
及企業級儲存裝置系統單晶片(enterprise class storage SoCs)
提供高效能的表現
4 ~1 R9 L1 @% E/ K( Y(台北訊)為因應 Serial ATA (SATA) 3.0規格(specification)中所定義的最新SATA 6 Gbps (Gigabit per second) 資料傳輸速率的要求，全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys Inc.) 於最近推出DesignWare® SATA AHCI主機與裝置數位控制器智慧財產(host and device digital controller IP)，可將舊版（2.6版）規格的資料傳輸率提升一倍之多。DesignWare SATA IP可大幅提升在固態磁碟(solid state drives)以及企業級儲存系統單晶片 (enterprise class storage system SoCs) 中部署成為6Gbps介面的速度。而Synopsys將在6月2日至6日期間於台北舉辦的國際電腦展(Computex)中，於SATA-IO攤位展示其SATA 6Gbps的強大效能。
! l. K$ k; ~; O( U專為SATA 6Gbps資料傳輸率所開發的DesignWare SATA數位控制器，可支援SATA 3.0修訂版的多項功能，包括新串流原生指令佇列 (Native Command Queuing, NCQ) 以及電源管理狀態(power management states)等。串流NCQ可提供等時優先權(isochrononous priority)，有助改善音訊╱影像串流的服務品質；對於需要更具省電效益的系統而言，DesignWare SATA控制器則會執行電源模式狀態，可讓系統直接從部分休眠轉為完全休眠，而無須重新啟動系統以達到省電的效果。此外，完善的內嵌式DMA引擎也可讓設計人員實現最佳系統效能，同時維持低延遲時間(low latency)，以降低對CPU的耗損。另外，內建搭載VMM的DesignWare SATA Verification IP，則可加速SystemVerilog testbench的開發速度。
) z& V, R; P3 S3 ^* g- J創意電子股份有限公司(Global Unichip Corp.)產品行銷總監湯宇培表示：「身為頂尖的無晶圓廠設計整合公司，GUC致力為客戶提供高品質的晶片設計。Synopsys為知名的IP供應商，並提供已經矽晶驗證(silicon-proven)的DesignWare SATA IP解決方案，讓我們得以從事先進固態磁碟的設計，並確保我們及客戶都可大幅降低風險與成本，同時加速複雜系統單晶片 (SoC) 的開發時程。」
# S$ ], S. }/ S  f% o隨著對於提升大型儲存裝置（例如：固態磁碟、硬碟以及主機儲存控制器）的效能、儲存容量以及電池待機時間等各方面的需求不斷增加，設計人員開發出SATA介面，而目前SATA 3Gbps資料傳輸率的裝置設計很容易達到飽和，為符合新一代設計對於高頻寬(high bandwith)的需求，搭載600 MB/s讀寫速度的SATA 6Gbps介面便因應而生。此外，此新規格也能夠與舊版的SATA 1.5Gbps以及SATA 3Gbps介面相容，使設計人員可採用速度更快的資料傳輸率介面，同時保有與現行SATA產品的互通性。
! q6 j3 y* }, V, A8 w0 f( C. V* m! F0 uSATA-IO董事會代表Marc Noblitt表示：「藉由Synopsys所提供的支援SATA 3.0規格的IP，設計業者能夠迅速採用新一代SATA介面，並從6Gbps高速資料傳輸率來提升設計效能。我們期待看到會員們能持續創新，以推動SATA成為儲存介面的首選。」
力科 (Lecroy) 公司儲存通訊協定產品PSG主任Kevin Kearney表示：「Synopsys是SATA IP的領導廠商，為SATA 3.0規格提供高品質、多功能的DesignWare IP，而這些產品都已通過完整的驗證程序。在採用本公司的通訊協定分析器作為Synopsys驗證程序的附件後，設計人員應可更加確信Synopsys的DesignWare SATA IP已完全符合高速6Gbps的所有通訊協定(protocol)要求。」
# F6 a- |/ K5 d1 k+ wSynopsys 解決方案事業群(Solution Group)副總裁John Koeter指出：「新一代的SSD和企業級儲存裝置控制器，正以一些先進技術如更高的頻寬、更強的能源效益以及更好的可靠度，打入儲存裝置市場。當業者在其高效能單晶片中加裝新的SATA 6Gbps介面後，Synopsys便可提供經矽晶驗證的高品質IP解決方案，協助設計人員快速執行最新的SATA功能，不僅能有效降低風險，還可大幅加速上市時間。」
' I4 g( B; f$ c, B9 N5 YDesignWare SATA AHCI主機與裝置的數位控制器以及SATA 6Gbps的驗證IP現已上市。關於Synopsys含數位控制器、PHY以及驗證IP的完整DesignWare SATA IP解決方案詳情，請參訪：http://www.synopsys.com/sata.

heavy91

新思科技(Synopsys)的IC Compiler Zroute產品

榮獲EDN創新獎肯定

(台北訊)全球半導體設計與製造軟體領導廠商新思科技(Synopsys, Inc.)之IC Compiler Zroute繞線(routing)工具，最近獲EDN頒發今年度之「創新獎DA設計作品與IP類別(“EDA: Design Creation and IP” category)」的榮譽。Zroute堪稱是目前業界最先進的全晶片繞線工具，無論是針對基本設計，或解決晶片複雜度與可製造性(manufacturability)等前瞻性挑戰，皆能協助設計工程師縮短時程，並有效提升設計效能。
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% M# N, k! w5 X* y6 AEDN為一全球性電子產業之論壇與交流平台，最近於美國加州的聖荷西市舉行19屆創新獎頒獎典禮，以肯定不同電子產業領域的傑出工程人員以及他們所研發的突破性產品。

「IC Compiler Zroute不僅將設計的平均繞線速度提升了近10倍之多，還強化了設計的可製造性，我們很高興此產品推出不久即已獲得廣泛使用。」新思科技設計實作(Implementation)事業群資深副總裁暨總經理Antun Domic表示：「我們一直致力於創新科技的研發，以解決客戶在設計與製造上所遭遇的各種問題，而EDN所頒發的創新獎，不僅肯定了Zroute這項產品價值，也突顯新思科技對於技術創新上的努力不懈。」

0 A, K9 y: V3 U9 q6 o' n* `& DZroute繞線工具具備三項獨特的優勢：先進的繞線技術、與設計同步的最佳化可製造式設計解決方案(concurrent DFM optimizations)，以及利用近線性(near-linear)多執行緒(multi-threading)以提升產品效能(throughout)。Zroute除了已大幅提升四核心電腦平台的平均繞線速度達10倍外，還可提供高品質的最佳化穿孔連接(via-optimizations)、徹底增強微影繞線技術(lithography-friendly routing patterns)，以及加速設計收斂的整體執行。Zroute自推出之後，便可依據客戶需求提供該產品繞線技術特色，並成為該公司IC Compiler解決方案的基本配備。Zroute可廣泛使用於全球各地的生產線，並可搭配各式應用程式相互運作。

EDN創新計畫(EDN Innovation program)主要係以多階段篩選之方式，遴選最終入選與獲勝名單。首先，由各領域專家人士所組成的團隊進行審查，然後再由EDN技術編輯從眾多提名者之中，挑選出最終入選名單。接著，對外公布最終入選名單，並由包含電子工程人員及工程主管等EDN全球讀者群上網投票，最後結合讀者網路以及EDN編輯群與顧問編輯的票選結果，決定創新獎的獲勝名單。

「EDN編輯從數以百計的送審名單之中，遴選出26個足以代表讀者意見的產品類別，作為EDN第19屆創新獎的獲勝者。」EDN主編Rick Nelson表示：「Zroute除了專注於解決多核心架構以及可製造設計領域的問題外，也是一項表現優異的產品，為此，讀者與編輯們票選此產品為”EDA: Design Creation and IP” category的獲勝者。」
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[ 本帖最後由 heavy91 於 2009-4-9 11:27 AM 編輯 ]

chip123

投資著重於促進全球鐵路控制、指揮和信號技術的成長

    北京2008年5月7日 /新華美通/ -- 作為一家半導體設計和製造業軟體及 IP 領先公司 Synopsys 公司（納斯達克代碼：SNPS）與 Prover Technology AB 公司今天共同宣布，Synopsys 已向 Prover 公司進行投資。Prover 公司所提供的信號設計自動化解決方案應用於列車、轉轍器和信號控制的安全關鍵性系統的工程設計領域。此項投資將加快 Prover 的研究開發工作，並拓展其在歐洲、北美和亞洲地區的運營規模。

    信號設計自動化技術是現代化鐵路工程設計過程的關鍵部分，其中運用了形式化驗證方法，而形式化驗證是一種以數學證明為基礎的安全性分析方法。已有多項安全標準強烈推薦採納形式化驗證方法，例如，由歐洲電工標準化委員會 (CENELEC) 所制訂的一些標準，而一些領先鐵路運營公司也要求供應商予以採用，其原因在於：形式化驗證方法能夠提昇安全性和品質，並提供更為高效的過程，而無需採用成本高昂且耗時頗長的安全性試驗。擁有世界上最為複雜的鐵路網之一的巴黎地鐵運營公司的實踐已證明了這是一種價值頗高的解決方案。
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    “RATP（巴黎大眾運輸公司）和 Prover 自2004年以來一直在密切合作，”RATP 安全負責人 Pierre Chartier 表示：“我們的合作重點放在聯鎖系統和 CBTC（基於通信的列車控制）系統的形式化驗證工作。通過運用形式化技術，我們希望在保持盡可能最高的品質水準的同時降低成本。Prover 作為寶貴合作夥伴的價值就體現他們所擁有的在該領域中的豐富經驗。”
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    Synopsys 公司戰略和合作發展部門副總裁 Randy Tinsley 表示：“鐵路系統信號設計自動化技術的成長，正在增強安全性和提高列車通行量效率以及降低成本領域發揮著至關重要的作用。我們對 Prover 的投資使 Synopsys 能夠把一些傳統用於設計整合電路領域的技術應用於其它行業。”

( A- Z: ?3 i* M, T! ]    “Prover公司目前已擁有廣泛的用戶基礎，並且它的技術解決方案在成為聯鎖系統規格和自動化設計領域行業標準方面也佔據著很好的優勢。隨著對環保交通系統的更多關注，鐵路行業預計將繼續呈現快速成長的趨勢。Prover 與 Synopsys 的合作關係將讓 Prover 能夠充分利用這些成長機會，” Randy Tinsley 接著說。

3 j6 B* c0 u/ G- L/ k    Prover Technology 公司首席執行官 Gunnar Stalmarck 表示：“與 Synopsys 展開合作後，我們將能夠抓住更多機會，開展規模更大和複雜度更高的項目。Prover 和 Synopsys 都是相關領域的領導者和創新者，雙方的合作建立了強有力的技術協同，為各自領域內日益複雜系統的工程設計提供所必需的工具。”

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Synplicity推出全新System Designer：FPGA系統層級設計與IP整合工具
* n: E; o. [" V, iReadyIP計劃的關鍵元素，在實現電路合成環境下的高產能設計流程
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3 q" \9 [/ f5 J* W; }9 I" M【台北訊， 4月28日】半導體設計及驗證軟體大廠Synplicity®（納斯達克上市代號：SYNP）今日宣布推出System Designer™，元件獨立的智產(IP)配置和系統級整合環境工具已經整合加入Synplicity的Synplify Pro®和Synplify® Premier FPGA設計實現合成工具。System Designer™可提供用戶選擇，調整，和整合公司內部，及第三方提供的IP。在IP -XACT格式下整合IP，以輕易實現到不同供應商的各種各樣的FPGA產品，這些供應商包括由Actel ， Altera和Lattice Semiconductor以及Xilinx等。此全新工具提供FPGA設計人員，利用IP和系統層級的功能區塊整合，以一個極具產能的流程，在FPGA上建置複雜的系統。  

System Designer是Synplicity ReadyIP 計劃中的一個關鍵組成部分，其目的是簡化在FPGA平台進行系統設計開發時，IP的授權、評估 與使用。ReadyIP計劃能讓用戶透過採用Synplicity領先業界的電路合成工具中的System Designer，輕易進行評估和試用有意購買的 IP。
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5 l* g8 `  l# s# t( Z' @! F4 @Synplicity資深產品行銷經理Angela Sutton指出，「藉由最新的可編程裝置提供更高的密度，速度，專用資源和快速上市的優勢，FPGA產品已演變為整個系統電路實現的載具。System Designer的功能率先使客戶能評估眾多供應商的不同IP，並輕而易舉地建置在不同FPGA平台上，進而可解決顧客對系統層級電路實現工具的需求。」

6 C; p& d7 D) o3 u) R( g, bSystem Designer工具接受符合SPIRIT Consortium的 IP-XACT標準描述規範的IP作為輸入的IP，並產出高階的RTL程式碼和隨時可整合整體設計的電路合成的Synplify project設定檔(Synplify project file)。System Designer用戶可通過網路瀏覽器獲得授權，整合第三方提供之IP到Synplicity的合成軟體產品。使用Synplify Pro and Synplify Premier FPGA設計實現工具時，設計人員可利用System Designer瀏覽，並下載參與該ReadyIP計劃的Synplicity合作夥伴的IP，這些公司目前包含ARM，CAST，Gaisler研究中心，以及Tensilica，因此，很容易評估不同FPGA設計所需的IP選擇方案。
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System Designer是以開放程式碼的Eclipse為基礎，這是一項為提供強大的可擴充性所訂的世界標準。除此之外，System Designer工具能允許Synplify Pro and Synplify Premier的現有使用者維護，並發展已轉成IP-Xact格式的系統層級模組區塊以及元件，然後能在多種的設計和不同世代的FPGA設計中，重複利用這些模組。

ARM處理器產品部執行副總裁及總經理Graham Budd表示，「Synplicity的System Designer使系統設計工程師將FPGA的設計工作向前邁進了一步，客戶將能夠下載一個試用版的ARM® Cortex™-M1處理器，並迅速配置和連接周邊的IP，然後自動產生可隨時使用Synplify Pro或 Synplify Premier進行合成的設計說明。我們相信對FPGA的系統設計人員以及我們既有的IP用戶將獲益良多。」

Tensilica行銷暨事業發展部副總裁Steve Roddy則表示，「過去一年，我們一直與Synplicity密切合作，共同開發此System Designer工具。我們相信System Designer工具將大幅增進系統設計師的產能，使FPGA設計人員能花費較少的精力在系統構建與整合上，進而更專注在進行系統的分析。」

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