LATCH-UP最容易发生在模拟版图的哪个位置

minxia.lee

在一个模拟电路的版图中，哪些地方最容易发生LATCH-UP？
是不是只会在PMOS NMOS之间的区域发生？
- ]/ P. e) Z$ W那么我是否主要针对这些地方进行保护？
大大们都来讨论讨论~~

minxia.lee

谢谢楼上各位朋友的指教~~和帮助~~~~

simon

Substrate resistance 不易改變 , 若改變則元件特性可能因此而不同 .
若是將 pick-up 做好 , 降低 substrate current 則可降低 latch-up issue .

daviv5

簡單說有比較大的電流，流過，pmos &nmos 沒有拉開合適的距，或者是sub r 沒降低就有可能觸發

Nancy_Yeh

大部分出現在ESD&IO
/ Y" n3 j) p4 ]2 G4 ~( E8 r3 ]2 O在電路裡面只要PMOS和NMOS都會有LATCH-UP
. z& M, u/ C1 M) cPMOS要圍NIMP Ring
1 E3 a  N  d% r, o. F" ^NMOS要圍PIMP Ring
9 Y  z) b4 G" b" t% N& J0 e即可解決