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標題: 11010/07、10/14線上~積體電路晶片 ESD/Latch-up介紹與防護... [打印本頁]

作者: SophieWeng@G 時間: 2021-10-4 11:55 AM
標題: 11010/07、10/14線上~積體電路晶片 ESD/Latch-up介紹與防護...
CMOS積體電路或電子產品中靜電放電(ESD)與突波引起閂鎖(LU)破壞是影響IC可靠性的重要因素，因此無論由製程上、設計上全方位的防護措施是必要的。本課程是CMOS積體電路/電子產品ESD/LU防護設計的重要課程，也是一位新進工程師要跨入ESD/LU防護設計領域的入門及進階課程，偏重講授各ESD/LU發生、ESD/LU防護熱門技術，這將對電子產品/IC ESD/LU防護設計有著重要影響，課程也介紹了電子產品/IC ESD/LU防護觀念及如何去做有效地ESD/LU防護，因此我們最後期許學員最後能充分理解並掌握CMOS積體電路或電子產品 ESD/LU議題及ESD/LU防制的相關技術。

修課條件：
現職從事積體電路與電子產品之RD設計、佈局、製造、產品應用與品管、品保、FA相關技術人員。理工科系畢有興趣學員，非理工科背景學員亦可。

課程大綱：
1. Introduction to ESD/Latch-up - (靜電放電/閂鎖效應簡介）
 Introduction to ESD/Latch-up(LU)
 Electrostatic Generation & Discharge
 Latch-up Mechanisms
 Comparisons of ESD and EOS

2. Design Concept of Chip-Level ESD Protections -(晶片級靜電防護設計觀念)
 Introduction to ESD Protection
 Device Protection Methodology
 Requirement Conditions of ESD Devices

3. Whole Chip ESD Protections -(全晶片靜電放電防護設計)
 Input Pins ESD Protections
 Output Pins ESD Protections
 Static/Dynamic ESD Clamps
 Mixed-mode ESD Protections

4. Design Concept of Chip-Level LU Protections -(晶片級閂鎖防護設計觀念)
 For I/O Pad
 For Internal Circuits
5. CMOS LU Free Design -(CMOS閂鎖效應克服設計)
 Temp. Solution
 Process Designs
 Layout Designs
 System Designs

課程資訊：

主辦單位：財團法人自強工業科學基金會
上課時間：2021/10/7(四) 10/14(四) 9:00~16:00，共計12小時
上課方式：Googlemeet 線上課程
課程費用：9200元/人
報名網址：[10S029]【線上課程】【ESD實務課程】積體電路晶片 ESD/Latch-up介紹與防護設計 (tcfst.org.tw)

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