FPGA-Based Prototyping on your current project

sophiew

In your verification flow, please select the primary EDA vendor/tool your team is using for...
) ]3 L: l* A0 A( D: y1 K) `
If other (please specify), or you don’t know?

sophiew

FPGA工程师
公      司：A famous IC company
工作地点：上海

5 s# C% q8 @6 d, x* Y) h岗位职责：  
% N  v$ L4 }8 X9 t5 \% E1、负责各种FPGA原型平台的搭建、调试与维护  
2、根据项目需求，承担各种IP和SOC芯片的FPGA验证  
; }" ~0 y. b/ b7 X7 k3、设计芯片项目的原型平台，协助软件工程师完成底层驱动编写、系统移植等  

职位要求：  
1.大学本科及以上学历，电子、通信、计算机或微电子专业；  
2.有扎实的数字电路基础，熟悉Verilog等硬件描述语言的编程；  
3.有一定的嵌入式软件开发和板级硬件电路设计基础；  
9 p7 b9 u+ X* p0 N* b. N. t4.1~2年的FPGA相关工作经验；  
8 y. J7 M$ K- c5.具有较强的学习能力、沟通能力和良好的团队合作精神；  
8 b& I* u% z3 {3 v! r( u6.有大型SOC芯片的FPGA平台开发者优先考虑。

globe0968

Altera計畫推出符合軍用溫度規範的20 nm FPGA與SoC元件
6 U% r; C7 x! Z% P, R6 DArria 10 FPGA與 SoC通過Mil Temp的檢定，可應用於軍事客戶，
在設計航空電子、雷達與其他高可靠性應用時，可以進行早期的規格決定
) |' P4 _; E/ d4 E! R# M
2014年8月27日，台灣──Altera公司（NASDAQ：ALTR）今天宣佈將為它最新的20 nm Arria® 10 FPGA與SoC，進行軍用溫度（Mil Temp）的認證計畫，也就是將會通過極端溫度環境（室溫-55℃到125℃）的檢定。除了這個分級之外，Altera還在速度等級、通訊協定，以及外部記憶體介面上提供指導準則，以便最佳地配合特定應用的需求。所有的元件都將通過Altera進行的鑑別、檢定與測試，以提供較短與可靠的交貨前置時間。客戶可以透過在myAltera Military Portal設定一個帳號，以便接收通知、取得分級與軍用溫度手冊。

Altera軍事、航太與政府事業部資深總監David Gamba表示：「Altera透過確保我們多樣的下一代產品都能夠符合Mil Temp的規範，這是支援軍事客戶所做的承諾，雖然並非所有的國防應用都會在Mil Temp規範的極端條件範圍下運作，但是這些資格認證計畫的早期通知，還是可以提供客戶在目前便進行有價值的平台設計決定，隨後再來進行成本效益的變化，且更易於進行設計的轉移。」

Arria 10具有硬式浮點DSP區塊功能
Altera的Arria 10 FPGA與SoC元件是業界唯一具有整合式、符合IEEE 754規範的硬體式浮點運算元FPGA元件，相較於市場上其他的硬式浮點解決方案，它能夠提供業界最高的每瓦GFLOPS效能。在Arria 10元件中的硬式浮點DSP區塊可易於提供內建的浮點支援，因此能夠縮短6到12個月的開發時間。這些巨集指令對於許多軍事與航太應用非常有用，包括從即時戰略決策應用到廣視野衛星偵察平台，它們也可以用於地面基地與空中相位矩陣雷達，以及指向性天線應用的精密設計之中。
" V4 B1 j. u1 G* i7 t1 j- ~, S
Arria 10 SoC也是業界唯一整合了ARM處理器的20 nm元件。

ranica

Senior Digital Design Engineer

公      司：A famous European IC company
" P+ |7 u2 r" Y4 z0 o! M4 Z工作地点：上海

Job description  
- define system partitioning of s/c circuits and system  
- define HW/SW co-partitioning  
; M; A# K9 W9 x* e- provide technical feasibilities based on system simulation and/or FPGA based demonstrator  
- propose new technical solutions on s/c and system level  
- design digital part of mixed signal (smart power) ASICs  
# z  M, `. F$ `' L- close cooperation and interaction with international teams  
- coach junior engineers  
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: ]5 W. a- Y  D$ x9 URequired knowledge competencies and attributes  
8 S8 c2 D% n! s7 v$ z- master degree in microelectronic circuits or systems, Communications, Computer Engineering (or equivalent)
- > 5ys experience in digital design  
- good understanding of ASIC mixed signal flow (Cadence based)  
- strong background in HDL coding, verification and toplevel integration  
- good understanding of communication interfaces used in Automotive (SPI, CAN, LIN, Flexray)  
- experience in FPGA development  
- very good communication skills (written, oral)  
- self motivated and high level of flexibility  
- foreign languages: English, German (not a must)

mister_liu

舉例來說，SmartFusion2評估工具套件可以簡化基於收發器 I/O 的FPGA設計之開發，這種FPGA設計是現今例如PCI Express (PCIe)和基於 Gigabit乙太網等系統所不可或缺的一環。為了加快評估和原型設計，美高森美先進的評估板與小外形尺寸的PCIe相符，這讓它可以應用到任何具有PCIe插槽的桌上型電腦或膝上型電腦。市場研究機構Infonetics指出，載波乙太網市場將於2017年增長到大約390億美元。

. c/ m  D3 H$ A美高森美軟體和系統工程總監Venkatesh Narayanan表示：“我們新的SmartFusion2 SoC FPGA評估工具套件充分利用公司作為市場領導廠商所擁有的豐富經驗，是那些剛剛開始使用基於FPGA處理器之設計人員的理想開發平臺。由於設計人員無需從頭開始，因此我們讓新設計的實施變得更簡易。對於OEM廠商來說，讓設計快速實現是一件非常重要的事，美高森美新的工具套件為客戶提供了其所最需要的主流功能，以非常合理的價位提供了25K LE SmartFusion2 主流FPGA和SERDES評估功能。”
7 }% e1 N( s( h8 G1 @3 p# b( R
這款工具套件提供了全面的功能集，包括PCIe、Gigabit 乙太網、全雙工SERDES SMA線對、DDR記憶體、SPI Flash、USB On-The-Go和數個可為廣泛的應用開發建立其所需靈活性的擴展介面。藉著購買評估工具套件，開發人員還可以使用美高森美全系列業界領先的開發資源，例如參考設計和發佈範例應用展示的能力。

mister_liu

美高森美完整的新型SmartFusion2 SoC FPGA評估工具套件 讓OEM廠商可加速原型設計和應用開發
- v) b4 w+ Y2 A& h; ^功能豐富且負擔得起的平臺使得OEM廠商可利用SmartFusion2在同級產品中的最低功耗
高可靠性特性和同級產品中的最佳安全性，並以顯著的上市時間優勢構建具有高度差異化的產品
* |& c, l) X) u5 w- {, h; }
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1 |5 ~! T7 n' f  u; r功率、安全性、可靠度和效能差異化半導體解決方案的領先供應商美高森美公司(Microsemi Corporation，紐約納斯達克交易所代號：MSCC) 宣佈提供新型先進的SmartFusion®2 SoC FPGA評估工具套件，新的SmartFusion2評估工具套件是一款易於使用、功能豐富且價格負擔得起的平臺，它的設計讓設計人員可快速、輕易地加速其應用的評估或原型設計。OEM廠商使用美高森美的主流SmartFusion2 FPGA器件，可以充分利用這些器件在同級產品中的最低功耗、高可靠性性能和同級產品中的最佳安全性技術，來構建具有高度差異化的產品，並協助他們贏得顯著的上市時間優勢。

ranica

Desirable
9 u0 W, j7 G* _$ i- Q) Y( s   Knowledge of XX architecture and AMBA protocol
; M1 d$ s& D3 O4 {- k5 J   C/C++, assembler coding or other programming skills.
: F5 |, j2 M" ?- K& h   Experience in integrating SoC peripherals

Personal Requirements
   Must be self-motivated, self-managing, responsible and proactive
   Must have excellent written and verbal communication skills with both colleagues and customers, including good written and spoken English
/ s* V, G( C( p2 j: `1 M6 P$ C   Must be proactive in obtaining engineering or management input, in order to complete project and internal tasks in a timely and accurate manner
   Must have the desire and ability to solve problems quickly
( w+ @4 W( ?; {% R2 o! m% M   Must be enthusiastic and well driven
   Must be able to schedule own workload and plan tasks – based on both internal and customer requirements.  
   Must have good inter-personal skills, and be able to work well within a team; especially when under pressure
/ p; w% r* b& k' T: N1 C: s* Q8 }   Must be willing to be flexible and accept new challenges.
   Must be able to travel on a regular basis, both to give customer training and also for internal business reasons.

ranica

Hardware Applications Engineer – Cores

公      司：A famous IC company
工作地点：上海
2 A; W# g, S- d' R
Job Requirements：
Qualifications
Good university degree, in Computer Science or Electronics Engineering ideally, although other science graduates would be considered if they have relevant experience.

Experience
2 H6 u' W" _6 x; e2 Y0 ]( H+ O3 g6 j   Minimum of 3 years industrial experience
   Strong understanding of XX processors
* m" S( F; U  B3 L   Experience or knowledge of FPGA or ASIC design, simulation and/or verification techniques, including RTL coding and simulation, in Verilog or VHDL
, Y' Y* j1 J2 W1 u& z8 s   Understanding of FPGA or ASIC implementation flows (synthesis, scan insertion, layout)
   A good understanding of the interaction between software and hardware
( q+ K% Y: Y: Y3 M) s$ z1 \8 ~   Demonstrable experience of problem solving and debug skills
   Experience of interacting with colleagues outside of China

atitizz

Altera與Cavium使用Stratix V FPGA和NEURON Search處理器，測試並驗證了Interlaken Look-Aside解決方案。低延時資料封包介面，以及可擴展儲存空間支援實現高性能、大容量存取控制列表（ACL）與資料封包分類應用。Altera提供了相互操作性報告，介紹了使用Altera Interlaken Look-Aside IP核心與Cavium NEURON Search處理器的測試方法以及性能標準。
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Altera軟體和IP市場部總監Alex Grbic表示：「Altera同類最佳的IP核心設計實現了業界最佳性能、最低延時和最少資源佔用。我們與Cavium合作，展示了我們產品之間的相互操作性，我們的客戶能夠充滿信心的使用業界領先的解決方案。」

8 ?1 y( n7 B. m8 f) l現在已經開始發售Cavium的NEURON Search處理器系列，主要針對多種高性能L2-L4網路搜索應用。Search處理器系列支援1百萬條IPv4和IPv6規則，每秒實現數百萬次搜索，最大功率消耗不到20W。NEURON Search處理器在儲存規則和指定規則表格式方面非常靈活。

Cavium的NEURON Search處理器產品線產品市場總監Weishan Sun表示：「Altera與Cavium的資料封包分類方案，是我們客戶所需的低風險高性能協同處理解決方案。Altera的Interlaken Look-Aside IP結合Cavium的NEURON Search處理器，是一種易於整合的解決方案，與沒有經過預先驗證的硬體方案相比，支援我們的客戶快速啟動電路板開發，節省了寶貴的工程時間和材料。」

atitizz

Altera與Cavium合作，為網路應用提供經過預先驗證的資料封包分類解決方案
可立即部署實施的解決方案採用了Altera的Interlaken Look Aside IP以及Cavium的NEURON Search處理器

) S( P$ D% \: S; L8 c
2 r! w0 k) n3 n8 t2014年6月24日，台灣——Altera公司（NASDAQ：ALTR）今天宣佈，其Interlaken Look-Aside矽智財（IP）核心通過了測試，與Cavium的NEURON Search™處理器相容。這一個可立即部署實施、經過預先驗證的解決方案，為網路OEM提供了低延時、高性能資料封包介面，適用於包括路由器、交換器、防火牆以及安全儲存在內的多種網路應用。Interlaken Look-Aside IP核心目前以Altera系列同類最佳IP核心組成的形式提供，經過最佳化，整合在Altera Arria® 10和Stratix® V FPGA中，具有性能優異、延時低和面積利用率高等優點。

7 E& S+ L4 q# k. q$ K7 m0 p: q! qAltera採用FPGA架構的Interlaken Look-Aside解決方案實現了資料通路元件與旁視輔助運算器之間的相互操作，其傳送速率高達300 Gbps，性能達到每秒5億資料封包以上。Interlaken Look-Aside IP不但性能優異，而且還提供軟式核心邏輯和硬式核心邏輯模組，客戶能夠非常靈活的進行用戶介面、通路和資料速率配置，提高了整合度。