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請問大大:" Q1 _0 w% p9 T ~
6 \0 G1 B6 b5 x- F0 g 我的0.25 bandgap PMOS 有五個size 設計在W=5 L=1 M=10~11 好像都太
+ u+ d3 b1 n; B+ k
' D3 w3 `* C- m3 e' X- y 問題來了,把PMOS 並排在一起,這樣擺設好像太寬,這在DRC好像說太大了,
6 P1 R& x' h7 {& |. Z+ P7 C+ m+ r. u6 s
所以我該怎麼解決?! `: O: h0 }3 {- H' ]
; a$ F8 {, F: H
且DRC中顯示以下問題, 這些問題是不是因為PMOS 擺設過寬所造成的呢?
0 s% v: o" i g. _8 ]8 a0 {+ H2 F9 H
1. Check LAT.3P
h$ @+ f* O$ p$ i6 h, T + v3 q+ O7 S% U, q
P-Well Pick OD to NMOS space <=20um5 [, @; w# v6 @- o
4 w9 d, z8 O9 o x
2. Check LAT.3N
( C0 \+ y/ Z+ Q5 c) N# E+ c3 F4 w6 X) o 3 k- M( g3 x. U! ?6 i) ~
N-Well Pickup OD to PMOS space <=20um % U, {* u/ h$ R4 l2 m
( w; _+ O4 Q; H; F; T) v2 k
3.UTM30K.R14 w6 E; O7 K8 j2 h$ [( H
@ For core circuits of main chip/ g' u( s& q; \) Z9 c9 n$ m" h9 }/ ]
@Minimum density of UTM area. >=30%/ S; [1 f2 W2 A3 w4 s( ~
( U Q% v. B% o; X5 h
4. @Min M2 area coverage >=30% |
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