有比這些更節省cell area 的寫法嗎

kuhwakimo · 發表於 2011-5-16 19:01:50

// 以一個8bit counter 做範例,說明不同的Verilog HDL 的寫法
// 對 cell area 所造成的差異.

`timescale 1 ns / 1 ns
module cnt_8bit(
            q ,

            clk ,
            n_reset,
            enable ,
            down_en
);
output  [7:0] q ;

input          clk ,
            n_reset ,
            enable ,
            down_en ;

wire [7:0]
            pq_combin ;

reg    [7:0]
            q ;

assign
pq_combin[7:0] = ( {down_en ,enable} == 2'b01  ) ? (q[7:0] + 8'h01)  :
( {down_en ,enable} == 2'b11  )  ? (q[7:0] - 8'h01) : q[7:0]  ;

always @ ( posedge clk or negedge n_reset )
begin
if(~n_reset)
begin
   q[7:0] <= #3 8'h00 ;
end
else
   begin
      q[7:0] <= #3 pq_combin[7:0]  ;
   end
end
endmodule
//---synthesize report for cell area --------------------------
Reference       Library    Unit Area Count Total Area Attributes
-----------------------------------------------------------------------------
-----------------------------------------------------------------------------
Total 10 references                                  403.000000

// 考量到易於理解閱讀,及修改維護,大部份的IC Designer ,都將循序電路及組合電路
// 混在一起寫. 這種寫法的RTL code , 經過Synthesize 後,會得到較大的
// Total cell area

`timescale 1 ns / 1 ns

module cnt_8bit(
            q ,

            clk ,
            n_reset,
            enable ,
            down_en
);
output  [7:0] q ;

input          clk ,
            n_reset ,
            enable ,
            down_en ;
reg    [7:0]
            q ;

always @ ( posedge clk or negedge n_reset )
begin
      if(~n_reset)
      begin
      q[7:0] <= #3 8'h00 ;
      end
      else if( {down_en ,enable} == 2'b01  )
      begin
      q[7:0] <= #3 q[7:0] + 8'h01 ;
      end
      else if( {down_en ,enable} == 2'b11  )
      begin
      q[7:0] <= #3 q[7:0] - 8'h01 ;
      end
end
endmodule

// ----------Synthesize report for cell area---------------
Reference       Library    Unit Area Count Total Area Attributes
-----------------------------------------------------------------------------
-----------------------------------------------------------------------------
Total 10 references                                  403.000000

/****************************************************************************/
// 下面的寫法是將組合電路的部份,改用case~endcase 的方式完成,
// total cell area 可以稍微減少一點而己.

`timescale 1 ns / 1 ns

module cnt_8bit(
            q ,

            clk ,
            n_reset,
            enable ,
            down_en
);
output  [7:0] q ;

input          clk ,
            n_reset ,
            enable ,
            down_en ;

reg    [7:0]
            q ,
            pq_combin ;

always @ (down_en or enable or q[7:0] )
begin
case({down_en ,enable})  // synopsys parallel_case full_case
   2'b01: pq_combin[7:0] = q[7:0] + 8'h01 ;
   2'b11: pq_combin[7:0] = q[7:0] - 8'h01 ;
   default: pq_combin[7:0] = q[7:0] ;
endcase
end

always @ ( posedge clk or negedge n_reset )
begin
if(~n_reset)
begin
   q[7:0] <= #3 8'h00 ;
end
else
begin
   q[7:0] <= #3 pq_combin[7:0]  ;
end
end
endmodule
// ----------Synthesize report for cell area---------------
Reference       Library    Unit Area Count Total Area Attributes
-----------------------------------------------------------------------------
-----------------------------------------------------------------------------
Total 11 references                                  399.000000

richard0301 · 發表於 2011-7-22 08:28:22

能請教一下,上述合成效果,可以跑多快,還是都是一樣的速度

ffsher100 · 發表於 2011-5-26 09:25:19

我之前的經驗是寫法跟EDA compiler有關
要多try幾次才知....
一些tool的說明文件好像也有建議的coding ocde

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