CIC 100年度半導體學院計畫短期專業訓練班課程訊息公告

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CIC 100年度半導體學院計畫短期專業訓練班課程[政府補助50%]
主辦單位：經濟部工業局
承辦單位：財團法人資訊工業策進會
開班單位：財團法人國家實驗研究院 國家晶片系統設計中心

■課程目標
本計畫開設短期課程培訓對象為半導體領域相關之在職工程師，以提昇在職工程師之IC 設計專業技術為主要目標。參加培訓之在職工程師就其生涯規劃而言，可擴展個人所學的專長以增加職場競爭力。對於公司的規劃而言，經過培訓的人才若效果良好，亦可調升至較高技術層次職位。目前業界許多在職工程師已具備基本IC 設計能力，若再配合適當的教育訓練，將可再培育出更多的IC 設計人才。

■適合修課對象 半導體相關產業在職人士或對該課程有興趣者皆歡迎報名參加，名額有限，額滿為止。

報名網址：http://www.cic.org.tw/ 點選「教育訓練」/點選「半導體學院課程」

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大推薦陳科宏~~~~~~~~~~! 鄭國興老師也很優秀!!!
大家有空可以去~~~可惜我看到已經結束了

ritaliu0604

8月20日起，晶片中心即將推出Power Management IC、PLL及DLL等短期課程，
特別邀請國內相關領域的大師進行授課，
名額有限，請各界學員把握機會!

「Design of Power management in Soc Applications」8/20  新竹開課

本課程特別邀請交通大學陳科宏教授進行授課，陳教授產學經驗非常豐富，為國內少數專精Power Management IC設計的大師之一。過去幾年不僅在ISSCC、VLSI、JSSC等IC設計最重要的國際會議及期刊發表多篇論文，同時也與國內多家重量級Power IC設計公司合作產品技術開發及擔任技術諮詢顧問，對近期產品的設計技術相當熟悉。



「鎖相迴路設計」  8/27  新竹開課

鑑於過去PLL課程內容較多授課時間不足，故應學員要求，特將PLL相關課程內容分成PLL及DLL兩門課，歡迎各界學員報名參加。
本課程特別邀請中央大學鄭國興教授進行授課，鄭教授長期研究Clock及PLL相關電路設計技術，不僅在教學及學術論文上獲獎無數，也是國內外首位針對SATA-III開發出低抖動高性能6-GHz SSCG的設計大師，因此實力可見一斑。本門課程除介紹包括PLL、Clock、Oscillator、Synthesizer及CDR等基本概念與設計原理外，特以多年的PLL設計及教學經驗。



「延遲鎖定迴路(DLL)設計」 9/10  新竹開課

本課程特別結合8/27日開課之「鎖相迴路設計」課程，組合「鎖相迴路及延遲鎖定迴路」系列課程，提供學員在時脈相關電路設計之完整課程。
此課程專程邀請交通大學闕河鳴教授進行授課，闕教授在各類數位及混和電路系統的開發經驗非常豐富，尤其在低功率的數位系統及類比電路(如Data Converter、Sensor及CDR等)，發表相當多重要的論文，尤其近年來將數位及混和電路應用於生醫領域，獲得非常大的成果。本門課程特別就闕教授在系統應用的開發經驗，提供各項應用實例，以提升學員的設計實務經驗



此外晶片中心針對台北地區，特別增開兩門熱門課程，歡迎各界學員報名參加

1.Logic Synthesis with Design Compiler，9/3台北開課

2.Cell-Based IC Physical Design and Verification with SOC Encounter，9/17台北開課

■報名網址請上CIC網站點選「教育訓練」/點選「半導體學院課程」，詳細報名流程及報名須知請

上網查詢，即日起開始報名，名額有限，額滿為止。

■上課地點 CIC新竹訓練教室及台北科技大學。

■收費標準 每門課程學員自付額5,000元，特定身份學員自付3,000元。 [原價10,000元，一般身份學員由經濟部

工業局補助50%，特定身份者補助70%，特定身份係含低收入戶、原住民及身心障礙者]

■聯絡窗口 劉小姐電話：03-577-3693轉144E-Mail:huyjen@cic.narl.org.tw

ritaliu0604

課程名稱    鎖相迴路設計
開課日期       2011/08/27(六)、09/03(六)，共二天，09:00~16:00  
開課地點       CIC新竹訓練教室B
招生對象       本課程係以對鎖相迴路有興趣的 IC設計工程師或相關產業人員
課程介紹：
相位鎖定迴路(Phase-Locked Loop, PLL)是時脈訊號產生器架構中最主要的核心電路，也是混合訊號積體電路設計中極為重要的IP元件，藉由此課程的介紹，讓學員們瞭解PLL的基本原理、電路設計及其相關應用。除此之外，課程包含PLL應用在奈米級 (nano-scale) CMOS SoC 電路的時脈(Clock)及時序(Timing)管理方法，很適合混合訊號及數位系統IC設計工程師或相關產業人員參與。
課程設計說明：
1.        使用教材以課堂講義為主，相關書籍為輔，內容以鎖相迴路迴路原理介紹、單元電路設計、相位雜訊分析及其相關設計實例，共十二小時之課程。
2.        本課程主要提供已具基礎電路設計技術的學員，藉由了解PLL基本原理及主要電路設計概念，並提供完整之實例說明後，使學員具備PLL設計之能力。
課程大綱：
1. Phase Locked Loops Concept
2. Oscillators
3. Clock Deskewing Techniques
4. Clock Generators
5. LC Oscillators
6. Frequency Synthesizers
7. Clock and Data Recovery
8. Case Study and Layout
課程師資：
鄭國興教授
現職：國立中央大學電機工程系教授
專長：
數位積體電路設計
類比積體電路設計
半導體元件
修課條件：
基本電子學
課程評量方式：筆試方式評估學習成效

ritaliu0604

課程名稱        Design of Power management in Soc Applications
開課日期        2011/08/20(六)、08/27(六)，共二天，09:00~16:00  
開課地點        CIC新竹訓練教室A
招生對象        數位IC工程師或相關產業人員
課程介紹：
如何運用電源管理的設計技術於現今的系統晶片中,使系統晶片的體積可以縮小,效能可以提升,真正達到所謂的包含電源管理的高整合的系統晶片設計
課程設計說明：
1.        本課程主要提供已具基礎電路設計技術的學員，藉由了解電源管理的設計技術基本原理及主要電路設計概念，並提供完整之實例說明後，使學員具備電源管理的設計之能力
2.        本課程將以實體電路設計進行講解
3.        可以使學員在未來工作上更具有整合性設計的能力
4.        可以深植綠能設計觀念於未來系統晶片設計中
課程大綱：
1.        Introduction of Basic Converter Design
2.        Power Management Design Requirement in Soc Applications
3.        Design Examples of Power management in Soc Applications
課程師資：
陳科宏教授
現職：交大電機副教授
專長：
        Power Management IC/
        Display IC design
        Mixed Signal IC design
修課條件：
1.        電子學
2.        電力電子
3.        類比積體電路
課程評量方式：筆試方式評估學習成效

ritaliu0604

課程名稱        Cell-Based IC Physical Design and Verification with IC Compiler
開課日期        2011/05/31(二)、06/01(三)、06/07(二)、06/08(三)，共四天，18:30~21:30       
開課地點        CIC新竹訓練教室A
招生對象        數位IC工程師或相關產業人員
課程介紹：
本課程主要導引學員如何將gate-level netlist利用IC Compiler將GDS產生出以晶片下線，根據晶片實際的速度、面積、功率做最佳化。最後會依據合成的結果做分析，再次修正晶片效能之方法。
課程設計說明：
1.本課程之規劃，係為因應業界Cell-Based Back-end(後段)設計，同時也涵蓋了Mixed-signal Flow之數位部分的電路設計。
2.修完本課程了解如何將合成後的gate-level netlist轉換成GDS，不僅讓後端數位IC設計人員了解整顆晶片製作之所有流程，更可讓前段設計人員更了解自己所設計的design! 此外，本課程會引導學員Digital IC設計實現(實作)之方法與技巧，讓學員可將產品實現至hard-Macro階段。
課程大綱：
1. Introduction & Overview
2. IC Compiler Basic Flow
3. Design Planning
4. Placement, Power & Test
5. Clock Tree Synthesis
6. Routing and Crosstalk
7. Chip Finishing and DFM
8. Post-Layout Verification
課程師資：
詹慶達講師
現職：國家晶片中心助理研究員
經歷：1.IC Compiler相關之專業講師
           2.98-99年國家晶片中心訓練課程講師，且學員滿意度皆達90%以上之優良講師
專長：Digital IC Design 、Low Power Design
修課條件：基本電子學及電路理論、電路合成、Cell-Based design flow
課程評量方式：筆試方式評估學習成效

ritaliu0604

課程名稱        RF電路設計及系統封裝技術
開課期間        2011/05/30(一)、05/31(二)、06/07(二)、06/08(三)，共四天，18:30~21:30       
開課地點        CIC新竹訓練教室B
招生對象        IC設計工程師、EDA環境工程師或相關產業人員
課程介紹：
在產品More-than-Moore異質技術整合以及微小化的設計趨勢下，封裝單體已經漸漸取代PCB的角色，成為系統設計的平台；本課程將講解以ADS進行射頻電路設計，並以兩個電路實例引導學員學習射頻積體電路與封裝的協同設計方法及流程，受訓學員可以藉此瞭解設計的核心問題、瓶頸與解決方案，以及可應用於此類設計的兩種不同流程及相關軟體工具。
課程設計說明 ：
本課程內容因應產業界在後Moore時代，有關射頻系統產品異質技術整合以及微小化的需求而擬定。課程首先講解以ADS進行RF電路設計，並介紹相關之佈局及封裝效應。有關RF SiP部分將以兩個主動電路與封裝協同設計的實例（1）GHz 頻段壓空震盪器與（2）UWB低雜訊放大器為主軸，討論電路/封裝協同設計時可能遭遇的問題，並配合兩個協同設計流程、EDA模擬工具（1）Agilent/ADS與（2）Virtuoso-XL以及電磁分析軟體，讓學員學習在電路系統設計階段，如何將封裝所提供的元件功能、封裝元件與晶片相互影響之效應納入整體設計考慮之中，以完成主動電路與封裝的協同設計。
課程大綱：
1、封裝技術與射頻系統封裝設計簡介：問題與解決方案
2、線性/非線性RF電路設計
3、利用EM軟體進行特性萃取，以進行封裝中的互連(Interconnect)與被動元件設計
4、晶片與封裝協同設計流程：GHz 頻段VCO設計與ADS解決方案
5、電路系統模擬結果與量測結果之驗證比對
6、晶片與封裝協同設計流程：UWB低雜訊放大器設計與Virtuso-XL解決方案
7、電路系統模擬結果與量測結果之驗證比對
課程師資：
(一) 許源佳講師
現職：目前任職於國家晶片系統設計中心-副研究員
經歷：1.RF電路設計相關領域之專業講師
            2.國家晶片中心訓練課程專業講師，且歷年學員滿意度皆達85%以上之優良講師
專長：高頻量測、系統封裝電路設計、 被動元件模型
(二)林大業講師
現職：目前任職於國家晶片系統設計中心-助理研究員
經歷：RF電路設計相關領域之專業講師
專長：天線設計、微波電路
(三) 張大強副組長
現職：國家晶片系統設計中心研究員兼副組長
經歷：1.RF電路設計相關領域之專業講師
            2.99年國家晶片中心訓練課程講師，且學員滿意度達90%以上以上之優良講師
專長：射頻電路與系統設計、系統封裝設計
修課條件：熟悉Cadence Full custom IC設計流程
課程評量方式：筆試方式評估學習成效

ritaliu0604

序號	1	課程名稱	Logic Synthesis with Design Compiler
開課日期	2011/05/17(二)、05/18(三)、 2011/05/24(二)、05/25(三)， 共四天，18:30~21:30	開課地點	CIC新竹訓練教室A
招生對象	IC設計工程師或相關產業人員
課程介紹	本課程主要導引學員如何將自己設計的Verilog Code，根據電路環境條件及所需之速度、面積、功率等，進行電路合成與最佳化技巧。最後會依據合成的結果做分析，可再度調整CHIP Performance、降低功率消耗量、減少更多的面積之方法。
課程設計說明	1.本課程之規劃，係為因應業界Cell-Based Front-end(前段)設計，同時也涵蓋了Mixed-signal Flow之數位部分的電路設計。 2.修完本課程便知如何撰寫Synthesizable-Verilog的能力，可從事數位IC設計硬體描述語言設計或IP設計製作人員! 此外，本課程會引導學員Digital IC設計實現(實作)之方法與技巧，讓學員可將產品實現至Soft-Macro階段。未來若有須從事Cell-Based Back-end(後段) Layout工作，可再銜接Cell-Based IC Physical Design課程，方可完成整顆晶片製作之所有流程。
課程大綱	1. Introduction to Synthesis Flow   2. Verilog Coding Skill 3. Basic CHIP SPEC Constraint Setting 4. Clock Constraint Setting 5. Basic Compiler Methodology and Advanced Compiler Tool 6. Synthesis Report & Analysis 7. Function / Timing Simulation
課程師資	王旭昇講師 現職：國家晶片中心 副研究員 經歷：1.Logic Synthesis相關之專業講師 2.國家晶片中心訓練課程講師，且96-99連續四年榮獲國家晶片中心優良講師獎 專長： lCell-Based IC Design lLow Power Design(含Multi-supply Voltage Design) lVLSI Architecture Design
修課條件	1.硬體描述語言 ex: Verilog or System Verilog 2.數位邏輯設計課程 3.超大型積體電路課程
課程評量方式	筆試方式評估學習成效

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梯次課程代號	課程名稱	講師	上課地點	上課日期	報名狀態
100S01-A	Logic Synthesis with Design Compiler	王旭昇	新竹CIC	5/17(二)、5/18(三)、5/24(二)、5/25(三)	即日起
100S02-A	RF電路設計及系統封裝技術	林大業	新竹CIC	5/30(一)、5/31(二)、6/07(二)、6/08(三)	即日起
		張大強
		許源佳
100S03-A	Cell-Based IC Physical Design and Verification with IC Compiler	詹慶達	新竹CIC	5/31(二)、6/01(三)、6/07(二)、6/08(三)	即日起
100S04-A	CMOS感測晶片技術	曾聖翔	新竹CIC	6/11(六)、6/18(六)	即日起
		廖信豪
		吳伯昌
100S05-A	Nyquist-rate ADCs design	張順志	新竹CIC	6/25(六)、7/02(六)	即日起
100S06-A	車用電子控制系統與IC設計	王朝欽	新竹CIC	7/02(六)、7/09(六)	即日起
100S07-A	射頻功率放大器設計	邱煥凱	新竹CIC	7/16(六)、7/23(六)	即日起
100S08-A	Design of Power management in Soc Applications	陳科宏	新竹CIC	8/20(六)、8/27(六)	即日起
100S09-A	鎖相迴路設計	鄭國興	新竹CIC	8/27(六)、9/03(六)	即日起
100S10-A	延遲鎖定迴路(DLL)設計	闕河鳴	新竹CIC	9/10(六)、9/17(六)	即日起