這種Verilog寫法,是否能改善propagation gate delay

kuhwakimo

input [12:00] pac_leng_f;          // pac_leng latch
/ \: \" R% v( h. X, U* N$ z5 p: U/ M- Lassign less_than_col_window = (spd1g) ? (pac_leng_f < 13'd552) : (pac_leng_f < 13'd104);

; ^" F  Z$ V( V! s% B! y可以改寫成
' T% _8 l0 a" P) g. e8 t5 \assign less_than_col_window = (spd1g) ? ((pac_leng_f[12:10]==3'b000) & ( {pac_leng_f[9], pac_leng_f[5] , pac_leng_f[3] } != 3'b111 )) :
; O1 V3 l% [8 z% @7 F0 f) n                               ((pac_leng_f[12:07]==6'h00)  & ( {pac_leng_f[6], pac_leng_f[5] , pac_leng_f[3] } != 3'b111 ))
# ^0 i+ m6 z! K7 Y3 J3 U; H
// 000 1000101000 = 13'd552
+ a1 b! Q. E! l4 z' z3 \// 000000 1101000 = 13'd104
' L$ Y& N2 N: u) k* B% U5 c& e
一般人的寫法會使用 "<" 符號, Synthesize 時會形成下面這種多bits的比較器
0 z: G3 P# @4 D1 i7 [這種寫法所 Synthesize 出來的 Combinational circuit 其 Propagation gate delay 會很長．
. o/ E& e! ]; R8 q改用新的寫法會變成 2  個 3bits 的比較器同時並行，各得到二個值後，最後再用一個 AND Gate 做輸出．
( `* l: V. [+ M, W0 |% {* k& }+ SPropagation gate delay 會短很多．

walltsou

獻醜一下。
& C: a* b! Q" Z: S" J; ^. j0 [講起來是有道理，實際上卻不一定。為何?
2 H) u% d. ^. n$ v& k主要是編譯器也會進步。
7 x/ K; n( L# j8 i$ K# ?
6 ?, L2 e5 Z1 i1 z* _在舊式編譯器上，可以無法考量這麼多的狀況，這樣寫是有用。因為電腦的速度及記憶體的量有限。
! W* l# S6 s6 B* c2 k不過，如果是現代的編譯器，因為電腦已變成多核心，記憶體也破G。就可以自動合成你所寫的方法。