請教設計OP的一些問題!!

imch543

各位賢拜:
7 M% t, _# @$ C9 h" y% B          我是進入類比IC設計這領域的新手，不好意思問一些基礎的設計OP問題
     我已看了關於Allen的書OP的設計。還是有一些設計瓶頸很難突破，讓自己不知如何下手開始設計!!
    關於Allen書上的例題，他都是先已經給予一些已知設計規格，所以從解答照著步驟看下來很順。但是當我們自己拿起電路要設計起two-stage op時，卻因為沒有已知規格 如:SR,ICMR等。所以書上它所帶入的一些公式，卻卡住。
    如果以小弟所附上的two-stage電路圖為例子(Vthn=0.6V ,Vthp=-0.8V)，請問一下問題。
+ {& k/ g; u/ `問題1:想請問ICMR(也就是Vinmax,Vinmin)要怎麼決定出??
5 d% i8 P9 F( y) D* {) l' O      我的想法是這樣，不知道是對或錯?
4 S1 v4 a- d$ w% N     (1)Vin-(VDD-VSD5(sat))<Vtp 與(2)VIN-(VSS+VGS3)>Vtp來決定出。
            但目前問題卡住的地方就是如何知道 VSD(sat)與VGS3的值是多少??
         我目前是想說VGS3>0.7所以VGS3取0.8V，而VSD5(sat)=<VSG5+Vthp而VGS5<Vthp，所以VGS5取-0.9V,
         所以就是VSD5(S)=<0.9-0.8,所以VSD5(sat)取0.1V，不知道這樣對不對????
9 `6 L0 Q1 B( x! A4 w3 R      (2)Vout的範圍是要如何決定出???
    (3)書中有到一句話,我看的不是很懂,即"如果不知道扭轉速率(SR)的大小,我們可以根據穩定時間(Settling Time)來決定SR的值,這個值大約為穩定時間的十倍快,  並假設輸出扭轉為供應的一半"??
    意思是說1.Settling Time=1us,則SR=0.1us嗎??(SR單位不是V/us) 感覺怪怪的。
/ t6 X$ u$ |( i# M$ ]% Y+ v                2."輸出扭轉為供應的一半"這指的是什麼意思??

gav253886

推一下jackrabbit大大太強大了

bossen777

謝謝各位大大無私的分享，感恩

spring30467

看chip123長知識 感謝分享

jsp0520

在舊製程即長通道(.5以上)的Vdsat大約會等於Vov
6 y$ z7 `! Z5 f2 W但在新製程下此近似的差距會越來越大

' z; c6 P3 R7 T3 Kvdsat會略小於Vov

deltachen

非常感謝大大的分享
" T8 L% B) ^2 W0 l增進知識
感謝大大喔
7 {, T; s! T* H, S  A- ^造就大家喔

jackrabbit

再回答一下1 2 點, 第3點我覺得是中譯本的問題, 等晚點有翻到原文之後再答
- N% N& Y8 _& m2 J1) ICMR是以保持在saturation region為考量定義出來的, 所以會有你列的那兩個式子, 就式子而言它取的是max/min, 所以Vgs3帶min值=Vthn, Vdsat(m5)就要看你的設計, 建議用模擬才準, 純分析就用0.1~0.3吧!! 這個值要設計在多少又是個大哉問, 會影響到你current matching的好壞! 另外當Vds5<vdsat(m5)時, m5輸出電流會變小(進入linear), 這時你OP的特性會改變, 因為gm變了! 所以才會希望input不要超過vinmax, 你要超過不是不行, 但至少要保證M1 能on起來~ 同理以這架構而言Vinmin實際上是最負的supply電壓, 但那時P input 可能會進到linear(看你怎麼設計input級), 又會跟你假設的saturation條件出現差異....
/ h. B) b2 o( B- l" Z* W- x- ?
2) Vout範圍如何決定? 還是看應用需求, 最直接的考量是輸出波型會不會失真~ 二樓說的那個各減一個Vdsat是指output swing最大在這個範圍內不會失真(但實際上swing越接近兩個boundary,特性還是會跟在中點時有差異...), 模擬的確可以看到比這個範圍大, 意思是你輸出級的MOS壓進linear region而已~
# V; t  M5 _; ^% Y1 B
, ?8 w2 d3 n: A你的問題每個人都經歷過, 書上教的是分析, 電路已經在那裡了, 他只是告訴你為什麼這麼做
所以我們學到的是電路分析, 不是設計!
設計剛好是反過來, 你要先知道需求是什麼, 再做出符合需求的電路, 是你要告訴別人為什麼~
) a  t& d" W7 m& Z' p1 Z至於每個參數要訂多少決定於你的應用, 那些數字都是有原因的!
0 N& u1 I! Z6 R+ S+ A) K實作上完全是做tradeoff的藝術, 只要你可接受就堪用!!
$ r; K/ i7 u' E' Q最好的狀況當然是操作在ideal case, 但進入linear有沒有關係? 看對整個系統影響多大決定!
$ ?6 X; `: y* Z7 N  b4 c! @若是以練功為出發點, 還是建議先follow書上的, 搞懂每個變化造成的影響, 再來想堪用不堪用的事~

jackrabbit

補充一點, 二樓講的V overdrive 跟 Vdsat其實是兩回事
V overdrive 單純指 Vgs超過Vth多少, 是在講gate oxide下會有多strong inversion
: |3 r. h+ x2 ?% w% u# b( j而Vdsat是指 Vds最小多少會保持在saturation region, 可以簡單看成pinch-off的點
至於教科書上為什麼常會把這兩個詞通用, 是因為所使用的MOS model緣故
把書上liner跟 saturation region的 Id取等號(boundary condition), 會得到Vdsat=Vgs-Vth
& g6 Q7 o: F5 `5 X5 t% n" D4 \' [但事實上這兩個詞是指兩件不同的事! 從字面看也知道不同, 其背後的含義要花點時間才解釋得完....
以前在國外上課教授會特別強調這一點, 這我大學時也沒注意到~~
, T' q' o6 M4 G2 M$ f) @& _如果你run hspice, 開.lis出來看, 會發現 Vod跟Vdsat值是不同的!

li202

OP的Vout是受回授應用決定.那算是交流特性,不是偏壓直流特性
+ M) L/ w" t; W偏壓直流特性要把回授打斷,單純去看Vout的DC偏壓,一般而言,
Vot若是PMOS與NMOS都是集級對集級的設計
DC偏點不是0V就是VDD,如果有一端是源級,才會有固定的偏壓點

st80069

關於第二點的部分，Vout的範圍如樓上大大說的一樣，可以手算或lis裡面看~
* ?7 U+ l7 X- S  a- }不過也有模擬的方法，就allen裡面的將OP接10R電阻負迴授，R電阻兩端接OP附端及VDD/2，
OP正端swing從0跑到VDD模擬~
3 o4 a  o* [$ _; U# I( {$ p也可以知道Vout的範圍~

- k- F9 L8 Z! w6 {: @$ L0 |( \3 |' u1 m個人心得：跑過認為Vout的範圍應該主要確定OP每個Vout電壓都能要sat就好了

TITANorz

我也是初學者
( n+ f9 r; L6 v- C" [; e
我說說我的看法
/ s% B7 ]9 T( O4 W! K  A- d  v
(1)我也是這樣算的所以沒錯吧。VSD(sat)就是Simth講的Overdrive-Voltage

9 ]6 Y" a0 j( ^/ r這個值一般是0.1~0.3都有，值越小增益越容易做高，當然，會跟頻寬互相限制。

3 R9 ~) Q! q9 [+ R  W8 [而且每顆電晶體依照它需要貢獻給電路的特性不同，它的Overdrive也會不同。
8 A. h, ~* m% H7 @% ]; \* s! Q* I
(2)以Two-stage來講的話，我都會把Vout的DC電壓盡量設計成0V，減少System-Offset。
+ Z, C3 A' r5 c3 r: G. P+ @
1 G$ A0 E9 O9 i, v1 X# x2 h- N而且因為大的VDS會拉高ro，所以增益也會拉高。
' x* \( C' G1 n
2 M& J/ W* Z& a, e4 EVout範圍的話我都是抓VDD-VSD6(sat)<=Vout<=VSS+VDS7(sat)，但實際模擬會超過這個值。
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, N7 O1 U- K! Y) ^- k9 o(3) 1. 十倍快應該是Settling Time=1us，則SR=10V/us

     2. 這個意思應該是說，輸出電壓的擺幅是供應電壓的一半。比如說，VDD=2V、VSS=-2V，
. i9 _8 K, N1 R9 B* ~            那Vout的swing就是-1V~+1V，其實就是說你加入的Step的Swing是-1V~+1V。(我想啦~)

以上，如有謬誤請不吝指教