請教設計OP的一些問題!!

imch543

各位賢拜:
5 N4 e1 f; V( I$ \3 F6 w7 G9 j) Q          我是進入類比IC設計這領域的新手，不好意思問一些基礎的設計OP問題
     我已看了關於Allen的書OP的設計。還是有一些設計瓶頸很難突破，讓自己不知如何下手開始設計!!
    關於Allen書上的例題，他都是先已經給予一些已知設計規格，所以從解答照著步驟看下來很順。但是當我們自己拿起電路要設計起two-stage op時，卻因為沒有已知規格 如:SR,ICMR等。所以書上它所帶入的一些公式，卻卡住。
) ~, G! [3 F+ q' U% K    如果以小弟所附上的two-stage電路圖為例子(Vthn=0.6V ,Vthp=-0.8V)，請問一下問題。
1 s, t! Z/ p' u0 V問題1:想請問ICMR(也就是Vinmax,Vinmin)要怎麼決定出??
      我的想法是這樣，不知道是對或錯?
     (1)Vin-(VDD-VSD5(sat))<Vtp 與(2)VIN-(VSS+VGS3)>Vtp來決定出。
            但目前問題卡住的地方就是如何知道 VSD(sat)與VGS3的值是多少??
4 a; U4 C& J8 M" r% R2 A" S+ [         我目前是想說VGS3>0.7所以VGS3取0.8V，而VSD5(sat)=<VSG5+Vthp而VGS5<Vthp，所以VGS5取-0.9V,
         所以就是VSD5(S)=<0.9-0.8,所以VSD5(sat)取0.1V，不知道這樣對不對????
$ {* N7 p- w' i* U* z3 Z      (2)Vout的範圍是要如何決定出???
! |2 r  `$ N6 B& B! O- U. q3 v( V. Z    (3)書中有到一句話,我看的不是很懂,即"如果不知道扭轉速率(SR)的大小,我們可以根據穩定時間(Settling Time)來決定SR的值,這個值大約為穩定時間的十倍快,  並假設輸出扭轉為供應的一半"??
9 S/ w* `$ q1 q" ^7 x2 H. q    意思是說1.Settling Time=1us,則SR=0.1us嗎??(SR單位不是V/us) 感覺怪怪的。
# ]; u& s$ z- V: H; H                2."輸出扭轉為供應的一半"這指的是什麼意思??

gav253886

推一下jackrabbit大大太強大了

bossen777

謝謝各位大大無私的分享，感恩

spring30467

看chip123長知識 感謝分享

jsp0520

在舊製程即長通道(.5以上)的Vdsat大約會等於Vov
但在新製程下此近似的差距會越來越大
+ r0 \8 g) N7 ?: T6 Y
3 j9 c9 J# @4 W7 z! M, tvdsat會略小於Vov

deltachen

非常感謝大大的分享
增進知識
  r9 @8 W+ }- o3 X  u% g6 C感謝大大喔
4 [, f' p) b+ f7 Q3 i造就大家喔

jackrabbit

再回答一下1 2 點, 第3點我覺得是中譯本的問題, 等晚點有翻到原文之後再答
# e2 `! }0 t4 @5 s( m' [1) ICMR是以保持在saturation region為考量定義出來的, 所以會有你列的那兩個式子, 就式子而言它取的是max/min, 所以Vgs3帶min值=Vthn, Vdsat(m5)就要看你的設計, 建議用模擬才準, 純分析就用0.1~0.3吧!! 這個值要設計在多少又是個大哉問, 會影響到你current matching的好壞! 另外當Vds5<vdsat(m5)時, m5輸出電流會變小(進入linear), 這時你OP的特性會改變, 因為gm變了! 所以才會希望input不要超過vinmax, 你要超過不是不行, 但至少要保證M1 能on起來~ 同理以這架構而言Vinmin實際上是最負的supply電壓, 但那時P input 可能會進到linear(看你怎麼設計input級), 又會跟你假設的saturation條件出現差異....

) F/ \4 \. j7 Y: e3 G- ]; I2) Vout範圍如何決定? 還是看應用需求, 最直接的考量是輸出波型會不會失真~ 二樓說的那個各減一個Vdsat是指output swing最大在這個範圍內不會失真(但實際上swing越接近兩個boundary,特性還是會跟在中點時有差異...), 模擬的確可以看到比這個範圍大, 意思是你輸出級的MOS壓進linear region而已~
9 E0 n. K8 @. H' c3 [0 s
4 t  z7 y# A/ k, l# k7 x你的問題每個人都經歷過, 書上教的是分析, 電路已經在那裡了, 他只是告訴你為什麼這麼做
& Q) I- ^" z# B1 D所以我們學到的是電路分析, 不是設計!
6 @& d0 ~7 }5 C+ q, R% U7 a5 X設計剛好是反過來, 你要先知道需求是什麼, 再做出符合需求的電路, 是你要告訴別人為什麼~
至於每個參數要訂多少決定於你的應用, 那些數字都是有原因的!
實作上完全是做tradeoff的藝術, 只要你可接受就堪用!!
$ \  y' p4 `9 Q4 N# D; W最好的狀況當然是操作在ideal case, 但進入linear有沒有關係? 看對整個系統影響多大決定!
0 r+ C+ K' ~) U' i若是以練功為出發點, 還是建議先follow書上的, 搞懂每個變化造成的影響, 再來想堪用不堪用的事~

jackrabbit

補充一點, 二樓講的V overdrive 跟 Vdsat其實是兩回事
V overdrive 單純指 Vgs超過Vth多少, 是在講gate oxide下會有多strong inversion
而Vdsat是指 Vds最小多少會保持在saturation region, 可以簡單看成pinch-off的點
至於教科書上為什麼常會把這兩個詞通用, 是因為所使用的MOS model緣故
0 ^! F1 z5 n9 h; u/ k8 i把書上liner跟 saturation region的 Id取等號(boundary condition), 會得到Vdsat=Vgs-Vth
但事實上這兩個詞是指兩件不同的事! 從字面看也知道不同, 其背後的含義要花點時間才解釋得完....
以前在國外上課教授會特別強調這一點, 這我大學時也沒注意到~~
如果你run hspice, 開.lis出來看, 會發現 Vod跟Vdsat值是不同的!

li202

OP的Vout是受回授應用決定.那算是交流特性,不是偏壓直流特性
偏壓直流特性要把回授打斷,單純去看Vout的DC偏壓,一般而言,
Vot若是PMOS與NMOS都是集級對集級的設計
DC偏點不是0V就是VDD,如果有一端是源級,才會有固定的偏壓點

st80069

關於第二點的部分，Vout的範圍如樓上大大說的一樣，可以手算或lis裡面看~
不過也有模擬的方法，就allen裡面的將OP接10R電阻負迴授，R電阻兩端接OP附端及VDD/2，
" K4 S! Z" ^$ z" z3 jOP正端swing從0跑到VDD模擬~
也可以知道Vout的範圍~

! g7 e3 ^8 m8 H0 h5 r+ D: _個人心得：跑過認為Vout的範圍應該主要確定OP每個Vout電壓都能要sat就好了

TITANorz

我也是初學者
2 a+ T  |, S- N
4 k" l% s# V# L2 L  m' q" b我說說我的看法
  @9 ]( h+ G9 f, u
  |8 E$ ]1 M# V9 I# v; s(1)我也是這樣算的所以沒錯吧。VSD(sat)就是Simth講的Overdrive-Voltage
+ |! C  E0 f/ x) S
這個值一般是0.1~0.3都有，值越小增益越容易做高，當然，會跟頻寬互相限制。

而且每顆電晶體依照它需要貢獻給電路的特性不同，它的Overdrive也會不同。
6 [/ q4 A2 H0 t4 R4 ^' i- g
4 c) r; R" A7 ?" O(2)以Two-stage來講的話，我都會把Vout的DC電壓盡量設計成0V，減少System-Offset。
  J6 r9 G; n4 G8 h/ F4 S* j
4 [/ m+ T; o0 r+ _/ v而且因為大的VDS會拉高ro，所以增益也會拉高。
  O" U& h+ y) n& b  F
2 j! i/ T( y6 v6 N  EVout範圍的話我都是抓VDD-VSD6(sat)<=Vout<=VSS+VDS7(sat)，但實際模擬會超過這個值。

) [9 V2 _% g' _(3) 1. 十倍快應該是Settling Time=1us，則SR=10V/us
% H. v  m) l, N
     2. 這個意思應該是說，輸出電壓的擺幅是供應電壓的一半。比如說，VDD=2V、VSS=-2V，
            那Vout的swing就是-1V~+1V，其實就是說你加入的Step的Swing是-1V~+1V。(我想啦~)

' {% X/ m, T3 N; r' O. X1 G5 h以上，如有謬誤請不吝指教