Cadence併購Taray 強化 FPGA Design-In解決方案的領導地位

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今天Cadence益華電腦宣布併購Taray。Taray是一家在PCB系統設計中整合眾多大尺寸、複雜FPGA的技術領導廠商。透過在整個PCB設計流程中嵌入Taray專利FPGA合成技術，Cadence益華電腦為客戶提供一個平台，大幅提高生產力並加速實現以FPGA為基礎PCB的設計能力。
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( r% a9 H/ C1 L9 f9 GCadence益華電腦的PCB工程與IC封裝副總裁AJ Incorvaia表示： 「Taray獨家具繞線意識的pin配置合成技術，讓我們能夠讓過去十年推出的新產品，得以最快速度獲業界的採用。」「我們期望將這項技術更進一步整合到一貫化 (front-to-back) 設計流程中，提高我們產品的競爭水準。」  

* ?; e6 i! A0 P. r與Taray密切合作的其他領導廠商都期盼此併購帶來的絕佳利益 — 以更快速而且更精準的FPGA-PCB協同設計，以及更周延的一貫化(front-to-back)流程。Xilinx行銷資深副總裁Vin Ratford表示：「Taray的FPGA I/O合成技術能夠針對pin配置與最佳化，幫助設計人員更快速地整合當今的大容量FPGAs到PCB設計流程中，遠勝過手工、錯誤百出的傳統方式。這對於Cadence益華電腦 PCB產品陣容而言的確是一大裨益。我們很期待能夠與Cadence益華電腦密切合作，擴大整合這項技術。」 Altera產品行銷副總裁Vince Hu表示：「這項Cadence益華電腦產品線的絕佳補強，將以眾多的FPGAs的design-in(例如Altera的Stratix IV系列)，幫助我們的客戶輕鬆快速地完成設計。我們期待與Cadence益華電腦繼續合作，將這項技術為彼此的客戶帶來更多優勢。」  
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: N7 Q$ V2 `" R/ q/ A隨著上市時程與產品更新速度越來越重要，FPGAs具備先進製程晶片、威力強大的IP核心與高速介面protocol，成為多功能SoCs貨真價值的替代方案。FPGA design-in是頂尖客戶的需求，尤其是在國防與醫藥市場上的應用。將Taray技術融入Cadence® Allegro®與OrCAD® FPGA System Planner，能夠實現具繞線意識的pin配置合成 — 具備FPGA device 設計規範精準度，並提供獨家的FPGA-PCB協同設計功能。

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晶心科技(Andes Technology)採用Cadence益華電腦數位前端低功耗設計流程
* b. N7 [3 D. C9 v; P  F晶心科技採用共同功耗格式(CPF)與Cadence數位解決方案 為客戶提供高延展性、可架構設定的低功耗管理框架(Low-Power Management Framework)  
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2 s: g! s' _* A6 }9 \# M! n2010年8 月31日; 加州聖荷西及台灣台北 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，台灣高效能、低功耗32位元處理器與SoC平台領導公司晶心科技(Andes Technology) 已經採用Cadence®數位前端低功耗設計流程。這個流程以共同功耗格式(Common Power Format，CPF)為基礎，採用Cadence益華電腦合成、模擬與正規驗證等技術，讓晶心科技能夠為客戶提供高延展性、可架構設定的低功耗管理框架，融合硬體與軟體解決方案，實現最佳的電源域(power domain)的分割與功耗調整(power scaling)。

「決心要在嵌入式系統應用領域一展雄才的公司都必須提供低功耗產品。」晶心科技協理賴吉昌表示：「與Cadence益華電腦並肩合作，讓我們能夠在CPF的設計及驗證流程的基礎上，縮短實現AndesCool™低功耗管理功能的產品開發時程。藉由將CPF整合進AndesCool™的框架中，我們將為客戶提供卓越且高彈性化的參考解決方案，幫助客戶有效並一致地達成低功耗目標。」

Cadence益華電腦低功耗設計以單一、一致的功耗意圖(power intent)為基礎，而這個意圖是貫穿設計、驗證與分析流程，並且經過數百次先進低功耗試產的驗證。Cadence益華電腦 CPF流程為晶心科技為AndesCool™低功耗管理框架的開發貢獻了一條有效的路徑。這個流程提供整合式功耗意圖規格，貫穿整個ASIC設計流程，免除開發各階段的重覆整合與驗證負擔，幫助大幅縮短晶心科技的開發時程，也減少傳統方法中肇因於缺乏功耗意圖規格而導致的重新作業，為晶心科技節省了許多寶貴的時間。

0 H7 E: s# t# G晶心科技採用的Cadence技術包括Encounter RTL Compiler、Encounter® Conformal®低功耗與Incisive® Enterprise Simulator。
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* c5 s+ x4 y. D「晶心科技採用Cadence低功耗流程不僅幫助公司達成SoC平台的積極功耗目標，更使得晶心科技能夠幫助其客戶強化相關的開發成效。」Cadence益華電腦產品行銷協理Pete Hardee表示：「為了贏得產品的競爭優勢，越來越多企業轉尋求晶片、SoC與系統實現的解決方案，而晶心科技的做法就是邁向EDA360產業新願景的最佳範例。」

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此外，矽統科技也將針對類比、RF、以及混合訊號等複雜的設計需求，納入Cadence 益華電腦的Virtuoso Multi-Mode Simulation與Virtuoso Accelerated Parallel Simulator的全方位設計、驗證以及精確模擬等功能。

9 e) R3 K. n2 f% o/ K4 c矽統科技尤其對於廣大的Cadence驗證IP系列產品感到滿意，針對包含USB 3.0等以USB為基礎的設計，提供了相對應的驗證IP。此外，Compliance Management System以獨特的metric-based方法，協助進行protocol 相容性驗證自動化。矽統科技採用這項驗證IP作為整個Cadence metric-based驗證方法與技術不可或缺的一環，實現具備成本效益、零缺點驗證為目標。  

' I+ L' A) V& V# {( w% e. } 矽統科技資深協理李志村表示：「身為高畫質數位電視及多媒體SoC晶片設計廠商，矽統科技不僅以最短的上市時程為客戶提供最佳設計，也要提供卓越的服務與支援。」「在Cadence益華電腦的技術支援下，我們可以期待擁有更高效率流程，並減少重複作業以獲致更好的產能，也藉由更快速的上市時程而得以更專注於獲利的提高。這種絕佳夥伴關係永遠都是一項關鍵要素，協助實現我們高品質技術創新與客戶服務的目標。」

Cadence益華電腦台灣區總經理張郁禮表示：「Cadence益華電腦提供周延的解決方案，為需要在緊迫時程壓力下提供高品質產品的客戶，強化產能與獲利能力。」「我們期盼與矽統科技並肩合作，持續改善開發流程，並在設計品質與產品競爭力方面不斷實現技術突破。」

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針對先進65nm以下製程 採用Cadence益華電腦驗證、數位與客製化/類比設計技術與方法 幫助大幅提高產能與獲利能力

2010年6月29日台灣台北 – 全球頂尖電子設計自動化(EDA)公司Cadence益華電腦今天宣布，全球邏輯IC領導廠商矽統科技(Silicon Integrated System) 針對其PC周邊與多媒體SoC設計積極採用Cadence益華電腦解決方案。矽統科技選擇Cadence益華電腦產品以加強原有設計自動化之技術，並進一步使自己的產品開發流程最佳化，大幅提高產能並增進獲利能力。

5 `' x- Y5 d% g& ^* CCadence益華電腦針對矽統科技尋求新降低功耗以及符合特殊SoC設計規格的需求，提供完整數位設計到signoff設計方法。所採用的技術與方法包括完整的數位流程，涵蓋邏輯設計到設計實現、客製化/類比流程、驗證流程、功耗降低之方法，以及跨設計流程具功耗意識(power-aware)的自動化設計功能。
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為了滿足客戶對數位電視及多媒體SoC晶片設計的功耗需求，矽統科技針對低功耗驗證採用了Encounter Conformal Low Power; 全晶片驗設計實現採用了Encounter數位設計實現系統; 而在加速功耗最佳化的需求則是運用了Encounter Power System; 在合成與時序分析方面則採用了Encounter RTL Compiler以及Encounter Timing System。

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Cadence擴大在台積公司   整合式簽核(signoff)標準作業流程中的工具支援  新增合成、佈局與繞線以及RC萃取等功能
Cadence益華電腦以針對低功耗設計的共同功率格式 (CPF)強化台積公司 65奈米整合式簽核(signoff)標準作業流程

$ O# L8 ?3 H- O9 q' c- D, Z2010年4月21日，台灣新竹 – 全球電子設計創新領導商益華電腦 (Cadence)今天宣布，擴大在台積公司(TSMC) 65奈米整合式簽核(signoff)標準作業(Integrated Signoff Flow)中的工具支援，導入RTL Compiler、EDI System、QRC Extraction與Encounter Timing System實現訊號完整性。遵照台積公司整合式簽核(signoff)標準作業流程中通過完善驗證、編寫與紀錄的程序，雙方的客戶現在能夠針對65奈米設計，以可預測而且更短的量產前置時間，建立RTL-to-GDSII前段到後段的流程。

創意電子(Global Unichip)是台積公司開放式創新平台(Open Innovation Platform)生態系統成員之一，與台積公司和Cadence益華電腦協力測試整合式簽核(signoff)標準作業流程。創意電子設計服務副總裁謝紀強表示：「從2008年起，我們運用以Cadence益華電腦為基礎的流程，每年成功投產二十幾個65奈米設計專案。」 「我們在整合式簽核(signoff)標準作業流程上與台積公司和Cadence益華電腦通力合作，提供我們一個進一步強化設計流程效率的絕佳良機，而這也是我們成就更多客戶成功案例不可取代的關鍵。」

) |  [" [8 c% Z6 l% _. v台積公司設計建構行銷處資深處長莊少特表示：「要能成功地進行低功耗、高效能SoC晶片設計實體驗證，雙方的客戶都需要經業界驗證並認可有效的最佳方法，並為晶片設計的量產做好準備。為了達到這個目標，我們與Cadence益華電腦密切合作，將其晶片設計實體驗證與RC萃取功能整合到我們的流程中，進一步擴大了台積公司整合式簽核(signoff)標準作業流程中的EDA工具支援。」
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Cadence益華電腦資深設計實現研發副總裁徐季平博士表示：「Cadence益華電腦與台積公司一直保持密切的合作關係，確保設計團隊能夠運用我們的解決方案，加速完成其設計目標。」「我們的客戶藉由EDI System與RTL Compiler，能夠享受兩種世界級產品所帶來的優勢：一為EDI System與RTL Compiler針對大尺寸、高效能晶片所提供的實體合成與設計收斂功能，二則是以台積公司整合式簽核(signoff)標準作業流程而實現設計的世界級製造品質。」

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展望大中華區EDA市場，兩岸各擅所長，合作商機無限
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Cadence通路夥伴事業部門總監Jack Bartell指出：從EDA產業發展歷史觀察，每個地區在半導體供應鏈中扮演著不同角色，中國專注於製造，印度注重軟體和服務，台灣則是代工業務中心，各地區不同的基礎設施、政府政策規範甚至不同時區等各種外在因素，都將影響整體EDA產業在各地區的商業運作方式。台灣與中國大陸在EDA產業中各具優勢，許多業者在大中華區都有不同佈局，Cadence對未來EDA產業在大中華區市場的發展前景極具信心，也將持續協助客戶加速優化設計流程，提升工程師設計能力，縮短研發乃至產品上市週期，讓大中華區客戶在整體EDA產業中更具競爭力。

映陽科技深耕EDA產業，推出Cadence OrCAD V16.3中文化，厚植產業競爭力
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映陽科技副總經理湯秀珍指出：映陽科技深耕EDA產業，與Cadence有多年合作經驗，此次推出Cadence OrCAD V16.3中文化，即希望突破語言藩籬，提升台灣與大中華區PCB產業設計能力。映陽科技以推動電子設計自動化為使命，並認為「人才是企業競爭力的核心」，多年來除了產品的諮詢銷售與服務，更提供一系列的教育訓練課程，協助客戶與合作夥伴熟悉各項軟體的使用，透過不斷學習與升級增加企業優勢。而為深耕EDA產業，映陽科技更與台灣大學、清華大學、交通大學、台灣科技大學等多所大專院校合作提供教育界專案，今年更針對職業訓練與技職教育年度盛事－第四十屆全國技能競賽，凡入選該賽工業電子類別決賽之選手，映陽科技特別提供免費OrCAD軟體申請，讓參賽老師及學生能夠使用最專業的電路設計軟體進行比賽，期望讓電子設計自動化人才的培育向下紮根，厚植台灣產業競爭力。
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映陽科技技術部資深經理陳志忠說明，Cadence OrCAD是全球最多人使用的設計輸入方案，2009年Cadence OrCAD V16.3推出後，增加使用者功能介面與操作方式，並加強了OrCAD與PCB Editor間的整合，廣受業界好評。今日推出Cadence OrCAD V16.3中文化，讓我們有更熟悉的操作環境，期望讓使用者在高階PCB設計領域擁有更好的設計輸入方案，加速產業升級並強化競爭優勢。

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展望PCB產業V形回升　全新方案挹注大中華區PCB設計能力升級
Cadence與映陽科技宣佈推出Cadence OrCAD V16.3中文化
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% P9 {$ o) v9 Z* `( T【台北訊】全球最大的電子設計技術、設計方法服務及設計服務供應廠商Cadence益華電腦，與台灣授權經銷代理商映陽科技，今日宣佈推出全球最多人使用的高階PCB（Printed Circuit Board，印刷電路板）設計輸入方案Cadence OrCAD V16.3繁體中文與簡體中文版，期能突破語言藩籬，提升台灣與大中華區PCB產業設計能力。Cadence通路夥伴事業部門總監Jack Bartell特別來台出席記者會，期待藉由Cadence OrCAD V16.3中文化的推出，及與映陽科技多年合作的默契與經驗，提昇大中華區PCB設計乃至整體EDA（Electronic Design Automation，電子設計自動化）產業的競爭力。
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3 i) h; w  Q& a3 l& L/ c* N台灣PCB產業V形回升，高階PCB設計人才需求激增

: ?7 M% H+ P0 w$ ^Cadence台灣區總經理張郁禮說明，根據工研院IEK發布的「台灣PCB產業2009年回顧與2010年展望」報告指出，台灣PCB產業2010年預估產值將達3,137億新台幣，較去年大幅成長30.9%，整體產業呈現V形回升的榮景。台灣與中國大陸PCB產業關係密切，且因為智慧型手機、新一代筆記型電腦及LED應用等各項產品的推出，對高階PCB設計需求日益增加，人才的培育與升級刻不容緩。今日推出Cadence OrCAD V16.3中文化，即希望把握PCB產業V形回升的契機，提升大中華區業者在高階PCB設計市場的競爭優勢。

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Cadence Virtuoso客製化設計技術與Encounter Digital Implementation System內置的混合訊號功能讓海思的模擬與數位設計團隊能夠實現整個設計流程中的有效合作，大大提高其效率。通過這些功能，以及混合訊號與低功耗sign-off，Encounter Digital Implementation System為海思公司提供了一個針對混合訊號與低功耗設計的完整實現與sign-off方案。
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$ r$ s) ]$ e7 W- F “經過謹慎的評估之後，我們選擇了Cadence益華電腦作為我們低功耗與混合訊號設計流程的主要供應商，”海思副總裁何庭波表示，“今天的全球半導體市場競爭非常激烈，我們很高興能使用Cadence的領先技術強化我們的競爭力。”   

' Z7 _$ Z3 G9 N) q, u3 h. u( H “Cadence益華電腦致力於幫助客戶完成最具挑戰性的設計，並提高效率與可盈利性。”Cadence益華電腦產品管理部門副總裁Charles Giorgetti說。“我們很榮幸地看到海思公司強化了對我們尖端解決方案的使用，相信通過我們的強力合作，Cadence益華電腦可以幫助海思公司在無線、網路與數位媒體市場上贏得競爭優勢。

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中國大型無晶圓廠設計公司與Cadence益華電腦在高級無線及網路晶片設計方面加強合作  

加州聖荷西，2010年4月14日─ 全球電子設計創新領先企業Cadence益華電腦(NASDAQ: CDNS)，今日宣布海思半導體有限公司已在其高級無線與網路晶片設計方面與Cadence益華電腦加強合作。海思已經將其Cadence Encounter Digital Implementation System、Encounter Power System和Virtuoso客製化設計技術擴展應用於其先進技術製程上的低功耗與混合訊號流程。海思也採用了Cadence Encounter Conformal ECO Designer應用於其engineering-change-order流程，幫助設計師降低成本，以及降低後期反覆作業對進度造成的影響。

海思半導體有限公司總部位於深圳，前身是華為集成電路設計中心。海思在北京、上海、美國矽谷和瑞典設有設計分部。海思的產品覆蓋無線網絡、固定網絡、數位媒體等領域的晶片及解決方案，成功應用在全球100多個國家和地區；在數位媒體領域，已推出網路監控晶片及解決方案、視訊電話晶片及解決方案、DVB晶片及解決方案和IPTV晶片及解決方案。   

使用Cadence益華電腦的技術使海思能夠提高其設計團隊在實現低功耗設計方面的效率。Cadence Encounter Digital Implementation System擁有強大的技術與multiple power domain設計的先進低功耗方法，這使得海思能夠應用更有效的功耗節省技術，例如電源關斷與電壓調節。

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+ _5 r1 a# F2 V& E& ATaray多年來一直是Cadence Connections® Program夥伴。2008年起因為拜訪客戶瞭解雙方的利益，而展開與Cadence益華電腦之間更上層樓的密切合作。Cadence益華電腦的Allegro PCB與FPGA產品管理協理Hemant Shah率先推動一項設備製造(OEM)協議，讓Cadence益華電腦獲得Taray技術，而Taray增添現成的銷售通路。Shah表示：「這項併購強化了我們的PCB系統設計陣容，並且讓Cadence益華電腦登上PCB系統設計的領導廠商寶座，將複雜、眾多FPGAs融入我們的解決方案中。」

Taray創辦人兼執行長Nagesh Gupta表示： 「這是個EDA業界振奮人心的新技術絕佳結合。」「過去幾年，客戶見證Taray解決了複雜的FPGA板議題。唯有加入Cadence益華電腦，才是建立FPGA板設計市場領導地位的最佳辦法。我樂見以這項技術，讓Cadence益華電腦跨步邁向FPGA市場。」