請問好心大大有關layout問題

gkny

想請問一下哪位大大可以幫解決問題
0 M! s" N+ z' y& J5 {9 v我個別layout Symbol的DRC與LVS都過了
但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤
可是回去檢查單一個都沒錯
3 ?/ T4 C9 m: \PS:vdd與gnd都有共同接同各點

5 J, o: ^) a' i& a
敢下線中>M<有哪位好心大大能解決

ivor999

這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.

jkchien

回復 1# gkny
# ^% O. z/ d) g9 a

4 [; ~4 m0 _& r, D! v' q$ U% x    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
, M7 u" ~9 D3 |0 o) V8 z有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)
$ o9 q( P/ d7 x: `
* |8 \2 d( |8 X- ]. rlaout level  ： block→cell
1 \. J' L9 `/ A( y7 M  [  t  B8 _4 Tblock的text和cell的text是用同一層text時：必須要設定text primary only
block的text和cell的text是用不同層text時：必須要設定主要text layer
9 K9 i8 H/ A) T; S* X3 k3 ?
參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作

jacky_123

Please check Calibre's  option command.Maybe

toxic

如果線確定都拉對...
, a/ m: f9 q: {7 `port name也都打了，且也打在對的位置....
" P0 r8 O$ O6 N6 d  D) I& p那....
1 J" l) Y7 K! E+ |! x% _$ o' \; W請確認RD給的netlist是不是正確了....[雙手一攤..]