如何用verilog將變數前後補上幾個位元

jianping

Dear 大大:
$ h9 }/ v) o  Q& R3 l1 _可否請教一下 ,下面為一段VHDL語法寫成的CODE,
DATA<=INPUT;
+ l% k, v4 Z; n  hABT<="00"& DATA &"0000";
上面第二行用意應該為將DATA變數前後補上2和4個位元.
& E2 V1 I, S0 M6 }可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.

感謝

ikki

Verilog 合併訊號
" a2 v; L+ f& qABT<={2'b00, DATA, 4'b0000};