PLL LOOP FILTER設計問題

jeffyoung

小弟  最近在設計PLL二階濾波器 的2個電容值 發現許多DATA SHEET都是兩個差10倍
6 ]+ [1 o6 H; ]# h' D, L2 I. {0 C7 C
這會使得 額外加的那個極點 較靠近零點.頻寬  小弟覺得這樣PLL不是比較不穩嗎

不知道有沒有前輩知道  為什麼要取10倍  是否有什麼好處

請大家指導!!  謝謝!!!!

930709

謝謝版主!!謝謝版主!!謝謝版主!!謝謝版主!!

w791212w

最近找工作看到業界很缺PLL來稍微了解一下架構,感謝分享!!

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~

donlion

这个值表现了zero和pole的位置，比值越大，pole与zero的频率比越大，稳定度越好。不过要小心，pole太靠近ref frequency。
* M# ]5 U% ^' L) s' {9 C4 Q5 n

謝謝版主!!
2 a1 F/ W1 Z& O3 [) A
: k# i- k* |) |5 U4 t6 b3 A我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)
jeffyoung 發表於 2009-11-1 11:40 PM

eli0717

我應該要怎麼去設計Cp的值，因為如果是10-15倍的化，自己try好像都跑不出來

jeffyoung

謝謝版主!!
8 C8 ]: D) x3 t: A+ Y/ c, E
& W8 G, F# R" v5 v我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)

finster

附圖是Razavi所寫的"Design of analog cmos integrated circuits"一書中所擷取下來
兩顆電容的比例值約在10~15倍之間
- o* b1 W5 S  a# ~% m至於原因,附圖上都有寫