layout N-well 超過解決方法?

davidwww123

請問各位大大有什麼方法解決這問題嗎?
或者有什麼建議~謝謝^^
1 ^& l* s7 c, d
& p* }8 o( U1 M4 @加了N-Well就出現以下的錯....
感覺是畫太大...
# h# z! z4 l5 ]不知是否有別的方法解決??  除了重畫....
7 b' l1 E4 y  O5 z+ W" G, x感恩~
% n( z) L( X# |& k) \  G  Y
: g( n! c2 d* i$ r* sDRC錯誤:
LATI.3A {@ N-well PICK-UP to PMOS max space < 20um
2 \4 H  T! y  k! `$ R" r* Q) `  PASD NOT NPKUP}

YuanII

感謝大大的告解!!
. j' z5 S+ R8 g( W. V7 U( R' j問題已解決~感恩

davidwww123

原帖由 motofatfat 於 2009-10-19 10:01 AM 發表
9 q& [) p" p; \# `這個問題是 body 離太遠  不是 NWELL 畫太大
! _3 ~4 K2 E- o% E應該是中間的MOS 離邊上的 BODY 超過 20 UM
) a' {$ }( |+ J8 v7 @2 I看能不能在中間 跑線的下方加 N+ OD 當BODY
2 Q" Q/ k0 D" G5 e+ E9 F* K2 O由兩旁加 CONT 和 M1 中間沒有 也 還好
2 D# H% ~& G* I5 _9 L試試看ㄅ

感謝~motofatfat前輩的方法!!
: T) n" U; ]" O% i讓我解決問題了! 謝謝

小包

因為他在report上寫pmos到nw pick up要20um，而不是pick up到pick up，所以以mos來說左右20um或是上下20um（其實只要一邊<20um就ok了，譬如說左邊19um就碰到GR），所以相加一共是40um，也就是說n+GR的OD到OD最大只能是40um，這樣包在裡面的mos到pick up的spacing一定會小於20um。就是一般所說的latch up rule。design rule上通常都會定義哦~
! o7 R2 V2 d+ M. H4 p
" p( i# g/ Q: q9 M[ 本帖最後由 小包 於 2009-10-19 11:27 PM 編輯 ]

clarkhuang

原帖由 小包 於 2009-10-19 12:50 PM 發表
hi~他的意思是說你的pmos沒有達到latch up的rule，上面有說明你的pmos到bulk GR要小於20um，所以你每40um就要一個n+GR。

2 I, t  G4 r0 n
同意上面大大 說的喔
1 x* U2 b% \, G0 K: d: K
她的意思就是這樣  不過好像應該是每20um就要加一個  是40um嗎??   感謝

小包

hi~他的意思是說你的pmos沒有達到latch up的rule，上面有說明你的pmos到bulk GR要小於20um，所以你每40um就要一個n+GR。

motofatfat

這個問題是 body 離太遠  不是 NWELL 畫太大
應該是中間的MOS 離邊上的 BODY 超過 20 UM
看能不能在中間 跑線的下方加 N+ OD 當BODY
4 F) Y% ?! ^: c由兩旁加 CONT 和 M1 中間沒有 也 還好
試試看ㄅ

m851055

改用較上層的metal做跳線try it.................

davidwww123

全部都是PMOS
全部都是PMOS
全部都是PMOS

m851055

哪些是NMOS哪些是PMOS請說明.............