SDM ADC 問題

qw101

1.為什麼SDM ADC要看DR這個數值
2.不同時間延遲的架構(unit-delay和half-delay)會有什麼差別
% p* `0 B' m4 a. L5 }3.我對頻率軸取log值,頻率會有問題,使用matlab時
! _# O7 F" ^  h& |/ i6 v4.Hspice輸出的.lis檔如下
time  voltage
0 ?4 u4 ^& n* z% |9 [' e) xt1        a
- Q: V1 n# y/ e: W8 a2 R2 c8 ht2        b
" f8 X, ^* R' nt3        c
7 p* N+ \$ v3 y% t0 c8 F5 j+ L* {t4       d
若我要每隔5個間隔取一點,要如何做,ps不要用.measure指令.
謝謝

lqlcug

SD仿真时，由于hspice采用的是变步长仿真。所以等点数取样时不太准确的，最后是周期性的取样。固定一个时间间隔取样。这样你可以采用hspice中的interp
4 s! k5 R9 b2 T: i" W8 O( v* W& \$ ]3 l   .option interp=1
   再.tran中选择你要打印的起始时间点和间隔时间，以及结束时间。
   这样你就可以再积分相输出SD的值。也就离散化了！

qw101

1.DR=Dynamic Range
' F5 c  U' |: T3 z1 `8 t/ e2 G2.如何增加Signal bandwidth(ex10Hz~20KHz,下圖Signal bandwidth太少了)除了跟OP bandwith and SR外,會跟Sampling rate或是其他參數有關嗎?
- A6 T) O9 y* Z( `, d2 x

liangshangquan

1 DR is dynamic range？
8 `2 g. g& y+ P0 ~2 STF NTF函數會不同，電路時序也有區別
4 perl處理