Virtuoso 做 CDLout 遇到的問題!!!

shangyi

一般使用composer畫完電路後 可透過CDLout將schematic轉出netlist file
$ {/ Y8 l3 e- T- d8 s7 B
再進行Hspice模擬  在CDLout設定時 其Netlisting Mode
  B3 O! d4 c* T4 N, S, n9 Z
$ O( ~% A# f/ s) u3 P6 B' R2 B的設定中可以選擇 Analog 與 Digital模式 並勾選 Run in Background選項

但是我的 Analog選項被disable了(如圖1) 這會造成我使用 AnalogLib 元件(使用auCDL檔)

所畫的電路無法轉出 請問有人知道如何把這個選項enable起來嗎?

5 v# d$ V9 U5 F" L% Z  X另外 在CDL轉出後 電阻被轉出的格式 為 Rx node1 node2 ohm $[py] $w=1 $l=100 (如圖2)

, k  u1 ]" k1 {請問要如何更改輸出格式  讓電阻轉出格式變成 Rx node1 node2 py w=1 l=100 $ ohm
+ ^" r; _8 D) R* z
敢請高手賜教  在此先行謝過!!  <_O_>
, p2 k, w& P, H0 e

4 |/ N/ S: B- q+ C1 {( Z
8 D- @- e/ r' M

rockmen40

電阻轉出格式好像只能轉出後再手動更改，裡面好像沒有辦法做更動。

cmyangf

你要設你cshell的環境變數. 不過我忘記式哪一個變數了. 我找一下在跟你說. 設完之後, 你的default 就會變成analog. 要不然每次都要重設.