CPLD 設計非同步除6電路問題(max plus 2)

eulor

為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子

keyway

很感謝你指導,又學到一個技巧了
) z/ u8 J# `: @- Q& u) |: W- [1 ERESET訊號能夠維持夠長的時間

shintom

又學到一個技巧了
不過會有這樣的結果 是不是跟時間延遲有關
( G: T5 X% j. N; M1 i% a' K' T, T經過一個正反器 就會有time delay
除非使用function simulation而不是time simulation

eulor

很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks

addn

您好
可以在max plus 2叫出LC CELL,LE CELL,
叫出的方法就像叫出NAND GATE方式一樣,
8 C/ U4 X8 {. R  D3 q1 Z* h+ \& ]這元件功能可作一些微小DELAY
! A6 u: W: p  A" {( p* A
) y/ g- ~- y# H在CPLD FPGA設計時,建議都用同步電路,少用非同步

eulor

副版主意思是盡量不要用非同步方式設計計數器嗎
/ m; g7 N6 l4 e) Q# p還有什麼是LC  cell  LEcell?

addn

您好
試試在nand gate 後加上幾個LC CELL或LE CELL
9 _' K! K8 J5 b2 _* v用來延遲增加RESET訊號的寬度

基本上建議用同步方式來做RESET,除非能保證
, r; v/ H0 U* ~, S, c* k& E4 ]+ _非同步RESET訊號能夠維持夠長的時間