台積公司率先成功試產出32奈米靜態隨機存取記憶體測試晶片且通過功能驗證

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2007/12/11- 台積公司日前於美國華盛頓特區(Washington D.C.)舉行的國際電子元件大會(International Electron Devices Meeting，IEDM)中發表論文，宣佈開發出專業積體電路製造服務領域第一個同時支援類比及數位積體電路的32奈米製程技術。此篇論文中同時指出，台積公司已經成功試產出電晶體位元單元(bit cell)尺寸最小的2Mb 32奈米靜態隨機存取記憶體(SRAM)，並且通過功能驗證。
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2 a4 y; o4 |* K" w- O台積公司此一最先進的32奈米製程將提供低耗電量及高密度記憶體最佳化的競爭優勢，並具備多種記憶體元件尺寸供客戶選擇，充分滿足客戶在產品性能及效率最佳化的考量。此一低耗電量製程具備低待機耗電量電晶體、類比及射頻功能、銅導線以及低介電係數(low-k)材料導線等優勢，非常適合用於生產可攜式產品所需的系統單晶片。針對客戶多樣不同的市場應用需求，台積公司未來將提供多樣全備的32奈米製程，包括數位、類比、射頻以及高密度記憶體等製程。

特別值得一提的是，台積公司32奈米製程是第一個無須採用高介電係數(high-k)材料及金屬閘極(metal gate)，就可以達到設定的電晶體效能規格。另外，此一尺寸僅0.15平方微米的高密度SRAM是採用193奈米浸潤式(immersion lithography)雙重曝影 (double patterning) 所達成。

. N' I  a7 _& _台積公司研究暨發展副總經理孫元成表示，「台積公司一直致力於先進技術的開發，此次領先成功開發出32奈米製程技術，又再締造一個新的里程碑。同時，這也是台積公司不斷投資先進技術研發，而能夠協助客戶將最先進的產品率先上市的又一例證。」

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台積公司日前於美國矽谷舉行2008年第一場技術研討會，並在會中宣佈一個全備的SPICE電路模擬工具認證機制（SPICE Tool Qualification Program），進一步促進台積公司設計服務生態系統中的合作夥伴開發更高精確度及更高效率的SPICE電路模擬工具。
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6 S8 x7 ^) e* _, a$ o此一認證機制係針對65奈米、40奈米以及更先進的製程，能夠提昇元件模型精確度、強化模擬效率，並提供眾多通過認證且相容的SPICE電路模擬工具予客戶選擇。此外，此一機制亦能提昇電路模擬的精確度、縮短電晶體功能模擬的時間、增加電路模擬的處理量，因此最終能夠縮短客戶產品上市時程以及能夠促使首次晶片設計就能成功生產。

9 m$ y+ ]2 {2 S7 _) I1 @& |7 Q為因應40奈米以及更先進製程所帶來的挑戰，台積公司推出結合了台積公司元件模型介面（TSMC Model Interface; TMI）的跨平台運作SPICE設計套件（Interoperable SPICE Design Kit; iSDK）；TMI是一個創新的元件模型模擬架構，能夠提高模擬的效率。相較於傳統、速度較慢且龐雜的模擬方法，結合了TMI的iSDK，是使用標準C語言編寫參數的全新方法，能使得電路模擬更為簡化。台積公司將與設計自動化工具(EDA)廠商建構資料庫共享平台，透過此一平台，晶片設計人員可以取得台積公司的iSDK，並直接連結到EDA廠商所提供的SPICE模擬工具進行模擬。

EDA廠商的SPICE模擬工具在通過台積公司此一機制認證後，台積公司就會在其客戶專屬的線上客戶服務系統（TSMC Online）公告相關驗證報告。目前已經有包括Agilent Technologies、Berkeley Design Automation、Cadence、Magma、Mentor、Simucad以及Synopsys等多家公司參與此一機制。

3 H, E+ O( R$ S7 |+ c/ @8 f# C8 Z台積公司設計建構行銷處資深處長莊少特表示：「台積公司領先專業積體電路製造服務領域，主動與多家EDA廠商合作，建立了一個整合SPICE模擬技術及最先進製程技術的跨平台運作機制，此一機制已經通過驗證，能夠成功提昇晶片設計的精確度。」
1 m( e7 `- o8 i莊資深處長進一步表示：「不同於傳統的電路模擬工具驗證機制，台積公司創新的元件模型介面架構為SPICE模擬精確度及效率設立了新的標準。透過台積公司的SPICE電路模擬工具認證機制，晶片設計人員可以根據設計需求選擇最適當且經過驗證的電路模擬工具、進一步提高設計與台積公司製程的相容性，並且能夠確保設計的精確度，使得首次晶片設計就能成功生產。」
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7 q7 G" n: J9 L! e. y5 ^7 f( s% s台積公司今年在美國舉辦的技術研討會分別於美國時間4月22日在加州聖荷西、4月25日在麻塞諸塞州波士頓以及4月28日在德州奧斯汀舉行。此外，今年內台積公司也將陸續在台灣、日本及歐洲等地舉辦技術研討會。欲參加任一技術發研討會者，請至台積公司網站(www.tsmc.com)首頁報名。

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2008/3/25- 台積公司日前表示，領先專業積體電路製造服務領域推出40奈米製程。此一新世代製程包括提供高效能優勢的40奈米泛用型製程（40G）以及提供低耗電量優勢的40奈米低耗電製程（40LP）；同時提供全備的40奈米設計服務套件及包括經過製程驗證的合作廠商矽智材、設計自動化工具，以及台積公司的電性參數模型（SPICE Model）及核心基礎矽智材的完整設計生態環境。而首批客戶產品預計於民國九十七年第二季產出。
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: s: D1 ^& w3 Z8 m: |5 j1 R: w台積公司40米製程重點
․晶片閘密度（Raw gate density）是65奈米製程的2.35倍
․運作功率（Active power）較45奈米製程減少幅度可達15%
․創下業界SRAM單位元尺寸及巨集尺寸最小的紀錄
' i3 g5 K. N  c+ K6 A$ S․提供泛用型製程及低耗電製程以滿足多種不同產品應用
( h3 `7 R* `* k․已經有數十個客戶進行產品設計
․客戶已經頻繁使用晶圓共乘服務進行產品驗證
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繼民國九十六年為客戶成功投產45奈米產品後，台積公司又迅速地締造新的里程碑，率先推出具備更佳競爭優勢的40奈米低耗電量及泛用型製程。原本45奈米製程的晶片閘密度是65奈米製程的2倍，經由製造上的創新，40奈米低耗電量及泛用型製程的晶片閘密度更進一步提高，達到65奈米製程的2.35倍。此外，40奈米製程低耗電量製程的晶片運作功率較45奈米製程減少幅度可達15%。

台積公司先進技術行銷處資深處長尉濟時表示：「晶片設計人員無需更改晶片設計或採用新的設計準則，只要採用台積公司45奈米製程設計流程，便可以直接獲得40奈米製程所提供的競爭優勢。台積公司的努力是務使在晶片製造端此一轉換過程清楚透明，讓晶片設計人員沒有後顧之憂，可以專心致力於提昇產品的效能。」

40奈米低耗電量製程適用於對電晶體漏電高度敏感的產品應用，例如通訊及行動產品；40奈米泛用型製程則適用於高效能的產品應用，例如中央處理器、繪圖處理器、遊戲機、網路、可程式化邏輯閘陣列（FPGA）以及其他高效能消費型產品應用。40奈米製程係由45奈米製程直接微縮 （Linear shrink），而其SRAM效能則完全相同，單位元面積僅有0.242平方微米，創下目前業界最小的紀錄。
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除了尺寸及效能的雙重優勢外，不論是40奈米泛用型製程或是低耗電量製程，都可以搭配混合信號、射頻以及嵌入式DRAM製程，以滿足多種不同的產品應用。
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# M9 B0 g# ?7 H5 x" S台積公司40奈米製程結合了193奈米浸潤式曝影技術以及超低介電係數（Extreme low-k dielectric, ELK）元件連接材料的優勢，其邏輯製程可搭配低耗電量三閘級氧化層（Triple gate oxide, LPG）來支援高效能無線及行動產品應用。此外，40奈米泛用型及低耗電量製程皆提供多種不同運作電壓以及1.8伏特及2.5伏特的輸入/輸出電壓以滿足不同產品的需求。
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台積公司今年的40奈米製程晶圓共乘服務預計於四月、六月、八月、十月及十二月推出。目前，第一波客戶採用45奈米╱40奈米晶圓共乘服務已超過200個共乘座（Shuttle Block）。台積公司將先於晶圓十二廠提供40奈米泛用型及低耗電量製程製造服務，未來會視客戶需求再擴展至晶圓十四廠。