[問題求助] Quartus II Verilog 程式問題

電梯直達

1^#

發表於 2007-11-26 19:31:14 | 只看該作者回帖獎勵

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程式1-->CLOCK_500
`define rom_size 6'd8

module CLOCK_500 (
CLOCK,
CLOCK_500,
DATA,
END,
RESET,
GO,
CLOCK_2
);
input  CLOCK;
input  END;
input  RESET;
output CLOCK_500;
output [23:0]DATA;
output GO;
output CLOCK_2;

reg  [10:0]COUNTER_500;

wire  CLOCK_500=COUNTER_500[9];
wire  CLOCK_2=COUNTER_500[1];

reg  [15:0]ROM[`rom_size:0];
reg  [15:0]DATA_A;
reg  [5:0]address;
wire [23:0]DATA={8'h34,DATA_A};

wire  GO =((address <= `rom_size) && (END==1))? COUNTER_500[10]:1;
always @(negedge RESET or posedge END) begin
if (!RESET) address=0;
else
if (address <= `rom_size) address=address+1;
end

reg [7:0]vol;

always @(posedge RESET) begin
vol=vol-1;end

always @(posedge END) begin
// ROM[0]= 16'h1e00;
ROM[0]= 16'h0c00;
ROM[1]= 16'h0ec2;
ROM[2]= 16'h0838;

ROM[3]= 16'h1000;

ROM[4]= 16'h0017;
ROM[5]= 16'h0217;
ROM[6]= {8'h04,1'b0,vol[6:0]};
ROM[7]= {8'h06,1'b0,vol[6:0]};

//ROM[4]= 16'h1e00;
ROM[`rom_size]= 16'h1201;
DATA_A=ROM[address];
end

always @(posedge CLOCK ) begin
COUNTER_500=COUNTER_500+1;
end

endmodule
完.....................................................................

程式2----->i2c
module i2c (
CLOCK,
I2C_SCLK,
I2C_SDAT,
I2C_DATA,
GO,
END,
W_R,
ACK,
RESET,

SD_COUNTER,
SDO
);
input  CLOCK;
input  [23:0]I2C_DATA;
input  GO;
input  RESET;
input  W_R;
inout  I2C_SDAT;
output I2C_SCLK;
output END;
output ACK;

output [5:0] SD_COUNTER;
output SDO;

reg SDO;
reg SCLK;
reg END;
reg [23:0]SD;
reg [5:0]SD_COUNTER;

wire I2C_SCLK=SCLK | ( ((SD_COUNTER >= 4) & (SD_COUNTER <=30))? ~CLOCK :0 );
wire I2C_SDAT=SDO?1'bz:0 ;

reg ACK1,ACK2,ACK3;
wire ACK=ACK1 | ACK2 |ACK3;

always @(negedge RESET or posedge CLOCK ) begin
if (!RESET) SD_COUNTER=6'b111111;
else begin
if (GO==0)
SD_COUNTER=0;
else
if (SD_COUNTER < 6'b111111) SD_COUNTER=SD_COUNTER+1;
end
end
//----

always @(negedge RESET or  posedge CLOCK ) begin
if (!RESET) begin SCLK=1;SDO=1; ACK1=0;ACK2=0;ACK3=0; END=1; end
else
case (SD_COUNTER)
6'd0  : begin ACK1=0 ;ACK2=0 ;ACK3=0 ; END=0; SDO=1; SCLK=1;end

6'd1  : begin SD=I2C_DATA;SDO=0;end
6'd2  : SCLK=0;

6'd3  : SDO=SD[23];
6'd4  : SDO=SD[22];
6'd5  : SDO=SD[21];
6'd6  : SDO=SD[20];
6'd7  : SDO=SD[19];
6'd8  : SDO=SD[18];
6'd9  : SDO=SD[17];
6'd10 : SDO=SD[16];
6'd11 : SDO=1'b1;

6'd12  : begin SDO=SD[15]; ACK1=I2C_SDAT; end
6'd13  : SDO=SD[14];
6'd14  : SDO=SD[13];
6'd15  : SDO=SD[12];
6'd16  : SDO=SD[11];
6'd17  : SDO=SD[10];
6'd18  : SDO=SD[9];
6'd19  : SDO=SD[8];
6'd20  : SDO=1'b1;

6'd21  : begin SDO=SD[7]; ACK2=I2C_SDAT; end
6'd22  : SDO=SD[6];
6'd23  : SDO=SD[5];
6'd24  : SDO=SD[4];
6'd25  : SDO=SD[3];
6'd26  : SDO=SD[2];
6'd27  : SDO=SD[1];
6'd28  : SDO=SD[0];
6'd29  : SDO=1'b1;

6'd30 : begin SDO=1'b0; SCLK=1'b0; ACK3=I2C_SDAT; end
6'd31 : SCLK=1'b1;
6'd32 : begin SDO=1'b1; END=1; end

endcase
end

endmodule
完..............................................................

程式3-->keytr
`define  OUT_BIT  9

module keytr (
key,
ON,
clock,
KEYON,
counter

);
input key;
output ON;
output KEYON;
input clock;
output [9:0]counter;

reg [9:0]counter;

reg  KEYON;
wire ON=((counter[`OUT_BIT]==1) && (key==0))?0:1;

always @(negedge ON or posedge clock) begin
if (!ON)
counter=0;
else if (counter[`OUT_BIT]==0)
counter=counter+1;
end

always @(posedge clock) begin
if  ((counter>=1) && (counter <5))
KEYON=0;
else
KEYON=1;
end

endmodule

完......................................................................

圖表
http://www.photo-host.org/v/free-games/53376401.jpg
我三個程式都可以了，但是如何把這圖表的外圍的程式寫出來

請幫幫忙!!謝謝

[ 本帖最後由成介於 2007-11-26 07:44 PM 編輯 ]

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jearome

14^#

發表於 2008-1-17 14:56:11 | 只看該作者

从你的程序代码来看，兄弟好像引用了很多中国台湾友晶公司DE2开发板上的代码，可以参考他的顶层文件编写方法就可以了！

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13^#

發表於 2007-12-31 16:48:27 | 只看該作者

請再看一下你自己的電路圖吧...
你的CLOCK_500這個module的input明明就是clock..
你怎麼會去接CLOCK_500這條線....(這個就是input跟output你沒搞清楚)

再來你的CLOCK_500跟i2c兩個module相連接的data bus不是24bits嗎...??
你怎麼會一邊接I2C_DATA這一條線,另外一邊接DATA這一條線.

最後,合成器在合成時上面的問題應該會給你warning,然後應該什麼線都不會接.
因為它不知道要接到那個地方....

從上面你寫的code來看,你應該是資工系的沒錯.
建議你在學verilog的時候,不要把它當做跟c很像的語言來學.
verilog只是一種在描述硬體的語法.
每寫一行code,都是一個實際的硬體電路.
跟c語言完全沒關係

[ 本帖最後由 kolong 於 2007-12-31 04:51 PM 編輯 ]

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12^#

樓主| 發表於 2007-12-20 16:08:46 | 只看該作者

原帖由 kolong 於 2007-12-11 07:39 PM 發表 2 {* e6 U( Y( \$ _& K
一定不行...
# B, h. S6 Z! H2 `$ F
' u8 }* u0 `1 h$ K+ O& i0 `你的data bus是24 bits! J0 {+ U1 ]' O
你用1 bit去連接,跑出來一定會有問題
# w; x* y, [/ o: v) @; C Q另外..你input跟output搞錯了... ^& Z3 r% p5 b. k+ ^3 n; l
你應該沒有看warning........ \8 ~% i5 {4 E! X/ L4 P* I
HDL跟寫程式不一樣,warning是很重要的,不可以忽略.
- ~& s" \. A! `: O, V4 n除非你知道你在做什 ...

我修改了你所標示的紅色錯誤，但是我還是不懂你所講的。我用紅色註記了。
請幫我解說的更明遼好嗎

謝謝

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11^#

發表於 2007-12-11 19:39:02 | 只看該作者

一定不行...

你的data bus是24 bits
你用1 bit去連接,跑出來一定會有問題
另外..你input跟output搞錯了..
你應該沒有看warning.......
HDL跟寫程式不一樣,warning是很重要的,不可以忽略.
除非你知道你在做什麼...

CLOCK_500 hff1 (.CLOCK(CLOCK),.RESET(KEYON),.CLOCK_500(CLOCK_500),.DATA(connect),.GO(GO),.CLOCK_2(XCK));
i2c mux(.CLOCK(CLOCK_500),.I2C_DATA(connect),.GO(GO),.RESET(1'b1),.I2C_SDAT(I2C_SDAT),.I2C_SCLK(I2C_SCLK));

[ 本帖最後由 kolong 於 2007-12-11 07:48 PM 編輯 ]

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10^#

樓主| 發表於 2007-12-7 16:56:44 | 只看該作者

我現在寫這樣是跑100%了，但是還不知道對不對?

module hff_sel(CLOCK,AUD_ADCDAT,AUD_ADCLRCK,AUD_BCLK,AUD_DACDAT,AUD_DACLRCK,AUD_XCK,I2C_SCLK,I2C_SDAT,KEYO,KEYON);

input CLOCK,AUD_ADCDAT,AUD_ADCLRCK,AUD_BCLK,AUD_DACLRCK,KEYO;

output AUD_DACDAT,AUD_XCK,I2C_SCLK,KEYON,I2C_SDAT;

wire KEYON;
wire CLOCK;
wire [23:0] connect;
wire XCK;
wire sound;
wire sounda;
wire AUD_BCLK;
wire AUD_DACLRCK;
wire AUD_ADCLRCK;
wire GO;
wire RESET;
wire CLOCK_500;
wire DATA;
wire I2C_SCLK;
wire I2C_DATA;
wire I2C_SDAT;
wire KEYO;

CLOCK_500 hff1 (.CLOCK(CLOCK_500),.RESET(KEYON),.CLOCK_500(CLOCK),.DATA(I2C_DATA),.GO(GO),.CLOCK_2(XCK));

keytr hff2 (.key(KEYO),.clock(CLOCK_500),.KEYON(KEYON));

i2c mux(.CLOCK(CLOCK_500),.I2C_DATA(DATA),.GO(GO),.RESET(RESET),.I2C_SDAT(I2C_SDAT),.I2C_SCLK(I2C_SCLK));

assign sounda=sound;

endmodule

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masonchung

9^#

發表於 2007-12-6 00:11:39 | 只看該作者

reference module 不可當訊號輸入

我猜這是資工系的寫法~~

資工系才會把reference module當成class 來使用繼承

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8^#

樓主| 發表於 2007-12-4 19:40:20 | 只看該作者

譬如說...
在i2c mux 的i2c_DATA只要寫名子不需要I2C_DATA[23:0](.....)
同樣的CLOCK_500 hff1 的DATA也是一樣,
再來你要把兩個module用線連在一起,你至少也要define wire [23:0] connect;然後i2c mux 內的I2C_DATA
(connect)
同樣的CLOCK_500 hff1 的DATA也是一樣DATA(connect)
還有你有用到的東西都要定義,譬如說...GO,
另外你在sub module定義的pin要跟TOP一樣,譬如說...i2c_SDAT是inout,
在TOP就要定義inout i2c_SDAT請在詳細的檢查一下吧

我現在我改成這樣還是錯

module hff_sel(CLOCK,AUD_ADCDAT,AUD_ADCLRCK,AUD_BCLK,AUD_DACDAT,AUD_DACLRCK,AUD_XCK,I2C_SCLK,I2C_SDAT,KEYO,KEYON);

input CLOCK,AUD_ADCDAT,AUD_ADCLRCK,AUD_BCLK,AUD_DACLRCK,KEYO;

output AUD_DACDAT,AUD_XCK,i2c_SCLK,KEYON,I2C_SDAT;

wire KEYON;
wire CLOCK;

wire [23:0] connect;
wire XCK;

wire ck;
wire sound;
wire AUD_BCLK;
wire AUD_DACLRCK;
wire AUD_ADCLRCK;
wire GO;
wire RESET;
wire CLOCK_500;
wire DATA;
wire I2C_SCLK;
wire I2C_DATA;
wire I2C_SDAT;
wire KEYO;

CLOCK_500 hff1 (.CLOCK(CLOCK),.RESET(KEYON),.CLOCK_500(CLOCK),.DATA(I2C_DATA),.GO(GO),.CLOCK_2(XCK));

keytr hff2 (.key(KEY0),.clock(CLOCK_500),.KEYON(KEYON));

i2c mux(.CLOCK(CLOCK_500),.I2C_DATA(DATA),.GO(GO),.RESET(RESET),.I2C_SDAT(I2C_SDAT),.I2C_SCLK(I2C_SCLK));

assign AUD_ADCDAT&sound;

endmodule

拜託!謝謝

[ 本帖最後由成介於 2007-12-4 07:42 PM 編輯 ]

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7^#

發表於 2007-12-3 18:46:19 | 只看該作者

你的觀念還不是很清楚.....

譬如說...
在i2c mux 的i2c_DATA只要寫名子不需要I2C_DATA[23:0](.....)
同樣的CLOCK_500 hff1 的DATA也是一樣,
再來你要把兩個module用線連在一起,你至少也要define wire [23:0] connect;
然後i2c mux 內的I2C_DATA(connect)
同樣的CLOCK_500 hff1 的DATA也是一樣DATA(connect)
還有你有用到的東西都要定義,譬如說...GO,
另外你在sub module定義的pin要跟TOP一樣,譬如說...i2c_SDAT是inout,
在TOP就要定義inout i2c_SDAT

請在詳細的檢查一下吧

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6^#

樓主| 發表於 2007-12-3 17:37:37 | 只看該作者

現在修改這樣了還有問題.拜託各位朋友幫幫忙

謝謝

module hff_sel(CLOCK,AUD_ADCDAT,AUD_ADCLRCK,AUD_BCLK,AUD_DACDAT,AUD_DACLRCK,AUD_XCK,I2C_SCLK,I2C_SDAT,KEY0,KEYON);

input CLOCK,AUD_ADCDAT,AUD_ADCLRCK,AUD_BCLK,AUD_DACLRCK,KEYO;

output AUD_DACDAT,AUD_XCK,i2c_SCLK,KEYON,I2C_SDAT;

reg KEYON,CLOCK;
wire XCK;
wire VCC;
wire ck;
wire sound;
wire AUD_BCLK;
wire AUD_DACLRCK;
wire AUD_ADCLRCK;

CLOCK_500 hff1 (.CLOCK(CLOCK),.RESET(KEYON),.CLOCK_500(CLOCK),.DATA[23:0](I2C_DATA[23:0]),.GO(GO),.CLOCK_2(XCK));

keytr hff2 (.key(KEY0),.clock(CLOCK_500),.KEYON(KEYON));

i2c mux(.CLOCK(CLOCK_500),.I2C_DATA[23:0](DATA[23:0]),.GO(GO),.RESET(RESET),.I2C_SDAT(I2C_SDAT),.I2C_SCLK(I2C_SCLK));

AUD_XCK(.AUD_XCK(XCK));
AUD_ADCDAT(.AUD_ADCDAT(sound));
AUD_DACDAT(.AUD_DACDAT(sound));

endmodule

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5^#

樓主| 發表於 2007-11-28 23:18:51 | 只看該作者

原帖由 masonchung 於 2007-11-28 09:48 PM 發表
$ u& u7 h, B9 a6 f錯的一榻糊塗; I! |1 I+ Z5 B1 s9 M' h: L
1.Signal 沒有標示位元數7 Q/ I0 T% I6 c8 t
2.Module name 和 Reference name 弄反# i! O+ I! _# U9 X1 A
3.在module signal list 標示位元...

不好意思因為我看不太懂！
你能幫寫給我看嗎？？
拜託！謝謝

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masonchung

4^#

發表於 2007-11-28 21:48:14 | 只看該作者

錯的一榻糊塗
1.Signal 沒有標示位元數
2.Module name 和 Reference name 弄反
3.在module signal list 標示位元...

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3^#

樓主| 發表於 2007-11-28 18:49:00 | 只看該作者

我現在只能寫到這就寫不出來了

你能看我看看我錯在哪裡嗎

module hff_sel(CLOCK,AUD_ADCDAT,AUD_ADCLRCK,AUD_BCLK,AUD_DACDAT,AUD_DACLRCK,AUD_XCK,I2C_SCLK,I2C_SDAT,KEY0,KEYON,ACK)
input CLOCK,AUD_ADCDAT,AUD_ADCLRCK,AUD_BCLK,AUD_DACLRCK,KEYO;
output AUD_DACDAT,AUD_XCK,I2C_SCLK,KEYON,I2C_SDAT;

wire qa,qb;

hff CLOCK_500 (CLOCK,KEYON,CLOCK_500,DATA[23:0],GO,CLOCK_2);
hff KEYTR (KEY,CLOCK_500,KEYON);
I2C mux(CLOCK,I2C_DATA[23:0],GO,RESET,I2C_SDAT,I2C_SCLK);
assign

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2^#

發表於 2007-11-28 11:15:02 | 只看該作者

開一個module TOP
把全部的用到的pin都list出來...
code全部copy到TOP的module內...
這樣就可以了.....

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