|
|
用於可製造性設計的良率分析
可製造性設計(DFM)在半導體產業奈米設計流程方法學中已變得越來越重要。在過去的設計中，設計師只有在他們設計投片後才能確定製造的良率。但由於存在其他的缺陷機制，隨著製程節點的演進和設計複雜度的增加，良率具有不斷下降的趨勢，因此目前在設計階段就要考慮良率問題。
! f$ h: b5 H4 p0 i) w% x ^' s$ U$ ?* b/ b9 f
經過多年的定義和分析，現代製程節點的主要良率損失機制包括隨機的、系統的和參數化機制。不過基於良率損失的隨機缺陷模型從有製造歷史開始就一直存在。 ( c8 W3 ^2 V3 {- [: A% i7 m
% c# Q' L& t" R' D0 z/ P0 ?9 k
隨機缺陷
- S! y; K+ R+ t7 j# k" }
& t0 M! A Y" p+ X; u在較大製程節點上，隨機缺陷(塵埃)是主要的良率損失機制。由於無法預見塵埃將附著在晶圓的什麼地方，隨機塵埃會引起災難性的故障：如短路(即在兩條金屬線條間有額外的金屬存在)或開路(丟失金屬)，或者引起參數指標降低等問題(如阻值降低，附加的耦合效應)。而對於更小的製程節點，在早期製程階段的初始良率問題主要由新的系統故障模式主導。但隨著這些新製程的成熟，良率仍將受制於隨機缺陷。 0 X Y: u+ q: P& c( \/ j' v
; H$ `- J* N* s( r
隨著先進製程中性能的不斷升級，製造製程中的隨機缺陷正逐漸下降，使得晶片在經過製程縮減後可以獲得相近的良率。同時，隨著更小節點上功能整合度的增加，使得這些設計更易受塵埃缺陷的影響，最終限制了良率的提高。這種增強的功能整合反而不利於製造製程的改進，因而降低了現代設計中可取得的成熟良率水準。 * q2 D, s: T* ^! G: l9 C
4 o# C2 S' S3 b p
由於存在這些挑戰，不同的EDA供應商、代工廠和設計公司正開發多種DFM應用工具和方法。目前就有兩種通用的DFM方法學適用於通用設計流程。
8 p+ ^3 U8 |1 }0 j- M
/ M3 y- p) B! j6 ]0 Z% E" a, c2 HDFM推薦規則分析法
+ l9 I$ ]: I1 b+ h, Z) _2 i/ W( J. [! e1 K7 R! _ B1 c( h
包括設計規則檢查(DRC)和版圖與原理圖比較(LVS)的傳統實體驗證是在設計進入投片前必須進行的驗證流程。由製造方面設定的DRC規則會告知設計師製程製造上對設計限制。這些約束中大多數代表的是真實製程限制，如果不遵從，生產出來的矽晶片可能無法正常工作或良率很低。在較小的製程節點上，良率問題正變得越來越複雜，而且從統計結果上來看，製程引起的限制取決於一系列的變量和區域(即某種缺陷機制出現的可能性越大，晶片故障的可能性也越大)。
# g }7 }" f5 B) }$ r- V+ P+ t y
5 A0 |* c4 S; T3 p" l& I7 C如今，業界除了DRC規則外還導入DFM推薦規則。設計師現在必須認真考慮DFM規則，並向製造部門指明依新規則完成的設計相對於依標準DRC規則的設計有哪些簡化。換言之，設計師能在製造之前預測出設計良率。實際上DFM規則除了具有良率預測資訊或限制條件不同外，和標準的DRC規則一樣簡單易行。遵從這些推薦規則有助於補償在製造製程中導入的變化。 6 u9 X8 k$ y" W
9 O+ c; M! E+ j& A [- H( g; g
問題是當設計師們在一個DRC檢查無錯誤的設計上使用DFM規則時卻出現上百萬個錯誤時，如何確定究竟是DRC規則還是DFM規則對良率的預測是正確的(圖1)？ 1 u9 z: Q0 o, y9 \$ @7 T3 u$ ~7 `
! j! P3 W7 K/ V+ |+ x' N![]()
& @, x$ n! D$ G3 {$ {7 H: C圖1：使用DRC規則和DFM規則的DRC錯誤標誌結果圖
9 M g" k! _% K0 B5 H+ ~2 R- X0 O* a y4 e; f# z& ?' Q
設計師不只是去注視‘類似DRC的錯誤’，而必須利用DFM規則下的版圖/良率統計數據，確定對良率的影響。這種分析可以透過某項規則或者多個規則的結合來實現(而這些規則依賴於面積、單元使用率、晶片級、直條圖/焦點或兩者的混合)，以便發現對良率影響最大的因素，確定最有效的解決方案(圖2)。 * s i' M( z$ ]+ _8 R, a
/ l1 r* j7 o- k- @$ o1 W8 v& C; ^
![]() # V D; ?- J, A/ W B
圖2：使用直條圖和分佈焦點的DFM RRA實例結果& W1 c4 p+ @0 \& m+ z
( y6 A( [! I; [/ k' A' h
例如，如果從版圖統計表運算得到的總良率是90%，而DFM RRA指出單過孔貢獻了總良率損失的40%左右，設計師就可以選擇做些修改，如在製造流程中根本不需要考慮時序的非關鍵時序路徑網路上插入雙過孔。 9 n+ m) X2 `) m% k2 [4 }2 v
1 E; ] j0 v# ?
DFM推薦規則也適用於分析由於微影、化學機械研磨(CMP)和應力引起的系統和參數良率損失機制，不過對於這些應用，只能集中在基於隨機缺陷的良率損失上。 4 |7 e4 g1 r, l* ~0 K( {
8 Y( T* i9 v( m. [9 `( {DFM關鍵區域分析 . q8 J& Z+ s+ g# {, D3 r7 }
7 S9 X. w- G4 A0 Q% ?1 Z/ \, jDFM推薦規則提供了一種非常熟悉的用於識別容易產生隨機缺陷區域的方法。然而，要更精確地估計塵埃敏感度，就要採用一種更為複雜的數學模型。關鍵區域分析法從數學角度定義了設計中由於各種不同塵埃尺寸的影響而最可能發生電路失效的區域。
, ]; q# X3 [0 f% t5 _. v; L. l7 \* l# O+ Y% _
不管如何努力地改善製程環境，仍然會有塵埃落在晶片和光罩上。這些塵埃會引起一系列缺陷：
' c L0 a, d! K( L N+ j0 x1. 短路(金屬塵粒落在兩條金屬線條之間，引起不同訊號路徑上的電氣短路)；
$ c% m& ]+ O3 T6 k3 q2. 開路(在導線中出現電氣斷裂，造成訊號路徑斷接)；
; [. |7 c' A# p5 T& l& W, h2 |( I3. 參數問題(阻性降低，附加耦合效應)。 : T& I L q/ x* F- @' B$ n1 v
1 x# D; Q3 T$ G5 ~. v' h" z隨機塵埃引起電路故障有兩種方式，具體取決於塵埃類型和/或在製程流程中發生故障的點。如果金屬塵埃落在正好能連通兩個或更多彼此隔離的電氣網路的位置，就會在網路間形成一個電氣短路。如果絕緣塵埃落在一根導線的剖面位置，並且覆蓋了剖面的寬度，就會在網路上產生一個電氣開路故障。這些‘關鍵區域’受影響的程度取決於設計圖案和塵埃尺寸。對於一個特定的設計版圖，塵埃尺寸越大，關鍵區域也就變得越大。概括地說，設計版圖的密度越大，設計關鍵區域就越多。良率極限值(特定的故障機制所能獲得的最大良率)是關鍵區域(所有塵埃尺寸範圍上)和缺陷密度分佈(由相同缺陷尺寸上的製造製程所引起)的函數。對於特定層和故障機制(短路或開路)，關鍵區域良率模型可以用下列公式計算：
, @" }6 z7 Y1 I* a* i" Z# M- c
. e: g) t- g) `! i) M4 Y其中：* R& U9 H" ]3 n H) i2 n p) T# f
0 v& V9 Q- O% e5 L
D(r)為缺陷半徑為r時的缺陷密度；C(r)為關鍵區域面積
' |% ?' B0 c1 p! f Y7 n, p& R t! {( ^% w( T1 `
那麼，總良率就是每層/每個缺陷機制模型的良率之積。換言之，對每一光罩層(主動、多晶、傳導、金屬、過孔等)，λ必須在短路和開路條件下都進行計算，然後將產生的受限良率相乘後得到最終的預測良率。 在一個塵埃就足以造成設計中出現短路或開路的設計中，設計者利用關鍵區域分析方法，就能夠清楚地看到隨著塵埃尺寸的變化及關鍵區域變化的情況(圖3)。同時，根據良率統計模型(類似於DFM RRA)，設計師就能在製造前預測出塵埃大小對設計影響。這種方法允許在投片前修改設計，如加寬導線，而這在製造過程中是不可能的。
" ]/ x) H' ~" t |5 O0 y( C+ {+ [' [5 L( i# q0 z( V4 f, }3 a1 i
![]() 3 m8 K$ }' t5 b. C4 ` f: P
圖3：關鍵區域短路和開路顯示結果圖+ [! f- j5 C ^5 L( K: ~
^% h$ Q3 K* p$ ^轉載於$ X7 \7 |1 b1 V& C3 C4 U
作者：Lee Yeong Bin 應用工程師 Mentor Graphics公司 |
|
[複製鏈接]
IP卡
狗仔卡
發表於 2007-10-15 11:31:11
QQ好友和群
QQ空間
騰訊微博
騰訊朋友
收藏
分享
頂
踩
分享
提升卡
置頂卡
沉默卡
喧囂卡
變色卡
搶沙發
千斤頂
顯身卡