Chip123 科技應用創新平台
標題:
設計interdigital capacitor
[打印本頁]
作者:
newengineer
時間:
2007-9-20 12:24 AM
標題:
設計interdigital capacitor
要怎麼設計interdigital(指插型) capacitor ?
+ h' n+ p/ n( z. _- @7 J9 T, w
我找到一個公式,代進去和模擬出來有2pF的誤差,
- _& l8 c6 |! J8 u0 M1 V# w4 w
模擬的電容值我是看1MHz那一點的電容值為準!
, n/ Y3 F# G7 p
* T& L( H$ h% ?1 s2 {
有沒有任何更好的interdigital capaictor reference可以study !
$ y, }+ U% `1 r6 L6 `4 n* z
thanks all
作者:
adele
時間:
2007-9-21 12:12 PM
这个也不大懂，最近也碰到这样的问题。共同学习一下。
4 w6 b" u$ [8 g/ ?% I' ]
我碰到的是这种电容用在vco里，电压对电容的大小有调节作用的。
5 a3 e" h+ R! B% S
下面是找到的一个公式，是否有用？
% W4 K9 @6 ]8 R# V$ ?
! W- X, L* V" Z3 p) X0 J( B
还有就是，是否这种电容的两端为黑色的两边，电容的大小仅跟距离相关吗，跟两端的电压没有关系？
, d: z, `( A; D y# A& M; N
这种电容如果是用最上层金属（如M4)做的，那么它的下面是不是会需要M3,M2也以同样的方式连接以确保较好的性能呢？
作者:
adele
時間:
2008-5-26 04:39 PM
以前遗留的问题，再顶起来，大家来讨论讨论！
作者:
adele
時間:
2008-5-26 04:42 PM
TSMC90nm工艺似乎提供这种电容的model的,不知其他工艺下要用的话，如何自己建cell呢？
作者:
finster
時間:
2008-5-27 12:53 PM
建議你在使用公式計算時,一定要參考製程廠所提供的design rule來計算
9 }4 k6 k. C4 ]" ]0 A
因為若是用metal to metal的寄生電容,每一家的製程廠的metal的寄生電容都不一樣,而且不同層的metal to metal也不一樣
+ M( d- h. X* R( m$ s5 |$ R$ e5 v
若沒有參考design rule,所計算出來的寄生電容的差距會頗大的
7 g3 C0 g3 j+ |! W4 H+ c* R" R) D# a% H
而且,還要考慮到mask誤差的問題
1 s z3 R, Q2 t5 I, Z# l
另外,若很疑惑所計算出來的寄生電容值,建議你可以先用layout畫一個metal to metal 電容的cell,然後再抽LPE,看看所計算出來的寄生電容和筆算的誤差有多少,如此一來可以更精確地知道差距
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2