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標題: supply clamp and I/O clamp ESD [打印本頁]
作者: ywliaob    時間: 2007-8-1 02:36 PM
標題: supply clamp and I/O clamp ESD
Supply clamp ESD need to  consider both holding and trigger voltage
9 C" N. L; C7 d6 C9 [" _* [8 M. ?I/O device clamp ESD need to consider only tyigger voltage
% d  y- p# ~9 C2 }. K% q5 b* H, J5 D& N5 \, j* s0 ~  \) x
請問這是為什麼?有誰願意解釋一下: N7 v2 o4 g$ N
感激不盡
作者: m851055    時間: 2007-8-1 09:10 PM
I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage
作者: ywliaob    時間: 2007-8-13 03:26 PM
謝謝你的解答 總算瞭解囉∼∼
" d* v( F8 [8 x0 L, X8 d- @再請教一下, C) X6 h( a* N& i: P5 R' o% G
假如已經有對VSS與VDD的ESD 保護電路( M) E. j, E$ W8 ^9 Z4 \- T& Q
還要需power clamp電路嗎???
作者: skyboy    時間: 2007-8-22 09:16 PM
您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad+ p, \$ |9 U& u; t% [4 t! E5 v1 ^
裡做這個 device??, }! M, r( j$ E$ }6 d9 `9 x* s2 g) }
( U$ m' y( k# U' v
曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要* R0 f  H0 y% G- H6 c
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
+ n* j  P3 ?7 H% K可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度 # r  V* C# X, Z$ H1 p2 O
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,, I# y7 {: d+ G
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..& [7 G" [: c5 N+ M

0 f0 X  B  e( A# r* ~寫了一堆, 不知道是不是您要問的問題...
作者: ywliaob    時間: 2007-8-28 12:08 PM
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
- ^" Z2 B' D( r0 V2 @經過你的解釋總算比較清楚~~
7 X6 u" Y9 _* J( |& v感恩~~
作者: scy8080    時間: 2008-3-13 06:08 PM
原帖由 ywliaob 於 2007-8-28 12:08 PM 發表 : L  X5 L% ~6 N& l. z# w
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
- a2 ^# [% N% W& E經過你的解釋總算比較清楚~~
. |! L7 N) \8 P7 s& s* I感恩~~
5 Y9 z8 A( T; }$ M+ H- A2 ^* c# @
) ~* N( w: z7 }/ W
) m- S" Z2 Q: D$ i% T' U2 h
如果fab没有相关的designrule,经验值是多少？
作者: odim    時間: 2008-3-20 09:56 PM
foundry的guideline基本上是1000um放一個,! L4 m$ J! _0 U7 j1 Q( ]2 v, S
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,% K: a& \% r* h0 b9 q
而更先進的製程進一步規定需小於1 Ohm.
作者: ritafung    時間: 2008-4-12 01:10 AM
請問你們使用哪一種類型的I/O cell設計?
4 H( j0 E7 J: P2 W4 b) ]
# @2 G7 x4 z0 l6 Q+ a: k1) Local cell (PDIO + NDIO) + RC trigger clamp8 n% q4 H! g) B' L
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
. `8 O- Z, i+ b2 R- J( v" Y3) Purely GGNMOS
! `! C3 ?  ?! B& r* @" b! E8 C% ]9 Q' q$ j
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.
作者: cthsu1    時間: 2008-9-8 11:15 PM
標題: 回復 8# 的帖子
看是哪一家製程+ ]& [, G/ [; |& P
RC設計大於 100ns 小於 1us 即可7 B8 ~  H" Z% m. \5 J" @
4kV 的話  NMOS 要化大一些
作者: semico_ljj    時間: 2008-10-23 09:54 AM
原帖由 odim 於 2008-3-20 09:56 PM 發表 " D7 v. l  }5 q1 N! K
foundry的guideline基本上是1000um放一個,
5 Z) \. x: V$ l實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,7 K8 c( H( r8 n( b6 G* @
而更先進的製程進一步規定需小於1 Ohm.

3 E& `% {& E2 J* P, H( G: e( t- {
( E: L1 L! S& L3 `. g这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！
作者: semico_ljj    時間: 2008-10-23 10:00 AM
原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
% w# v/ U# _3 ?& L/ x看是哪一家製程: o4 @0 D. _  W7 Z! r/ F" J
RC設計大於 100ns 小於 1us 即可9 j4 T/ u5 F1 u: N2 v7 B; ^
4kV 的話  NMOS 要化大一些
1 y& d: E$ W6 M( t: j
0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………
作者: ritafung    時間: 2008-10-23 12:20 PM
我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...: c( `6 s3 ?" j8 h+ @, h9 B
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~
作者: semico_ljj    時間: 2008-10-30 02:55 PM
0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！



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