Chip123 科技應用創新平台
標題:
请问IC的设计流程如何
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作者:
windflowerz
時間:
2007-6-17 01:17 AM
標題:
请问IC的设计流程如何
是否也和其他产品开发一样分为dvt,evt, pvt阶段？
# O& E8 A. w' a v: {2 D( F8 f0 P
如果判断wafer的良率，还是必须等到封装之后才能作完整的测试？
( B4 o ]+ r6 j; ^/ o! f
那么ic的test是如何做的呢？除了测量硬件电信号之外是否也要用到JTAG和微代码？然后再用完整的平台进行测试？test case是如何设计的呢？
7 O' @9 F i) O3 P5 s# F1 E
# I$ u( D) r. T0 j
非常感谢：）
作者:
tommywgt
時間:
2007-6-20 01:50 PM
好多的問題哦...
& t7 @0 j% p- ?+ x0 X3 n
哪位大大願意分享一下從RTL, pre SIM, scan chain, P&R, post SIM, ATPG, 這些東東完整的流程分享的一下的. 還有on wafer test跟 test on package的, 也有可能做system level test. 這些東東的差異?
; R' ~ ]0 ~$ N/ E$ m. s3 J+ G
" N# J1 Q/ A! j/ ?
給不能吃的RDB如何?
作者:
windflowerz
時間:
2007-6-20 09:05 PM
真是不好意思，因为完全没有做过这种工作，所以提出的问题比较大，好像很难回答
- k" z O9 B& d
我也愿意给RDB呢
作者:
sakho
時間:
2007-8-28 10:17 PM
RTL->RTL-SIM -> synthesis (netlist) -> pre-SIM -> scan chain & ATPG -> P&R -> SDF -> post-SIM
1 A- \" i+ Z0 R% P" [& x! b$ S+ }
1. RTL Coding 完成 + RTL-SIM 沒問題，才做Synthesis.
$ A H. v6 x3 |, W+ @1 c( d1 E
2. Synthesis時，加入適當的Constraint，例CLK-tree, Input-delay, Output-delay....，而後產生出netlist
3 r5 t& D& q6 w/ b% F. Q6 Z& o
3. 用產生出的netlist+RTL-SIM的Bench跑 pre-SIM
; i& _3 G& l& `) e5 K; s& u
4. scan chain + ATPG一起包進design中
& U! e1 e8 ^% _
5 P&R Place & Route
9 f% G6 e' w/ W0 Q7 \0 \
6. 從繞好的電路中，抽出SDF
. }4 z! v& c# ^9 B
7. 使用同樣的bench (RTL = Pre-SIM = post-SIM)，跑一次post-SIM
' Z$ R) Q. ^- g9 [8 X
! b; Z+ s9 t4 }8 k8 u3 a: Z
on wafer test : wafer出來後，尚未切割時，所做的測試。
' V [2 M* B h
test on package : wafer切割完成並包裝完成後，所做的測試。
* {. r) N4 \, |1 ], d5 l
5 z! m# m6 F0 _) F8 n9 ~2 q. L2 |
小弟才疏學淺不知道有解答到你的問題嗎~~
, F2 C# g( I2 s% W! T+ T6 F
4 D2 O* e1 t7 k7 l+ v0 {) x0 w6 b
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本帖最後由 sakho 於 2007-8-28 10:19 PM 編輯
]
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