- a( K4 u7 X7 [2 `" M' f, T/ R1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。( V" ~% ]0 I( z
& x# \% s! j) n* J9 H8 Q2 d7 D1 ]; d
2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。 3 p: c: I S5 @5 @+ l9 k
! r' E, i% p. i* A) X' h
3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班! 很想不要改圖，又不能不改。% u: |6 I3 G/ g8 R+ x$ @- I! M; E
) Z8 m6 ?! Q8 `3 w4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔 9 Y9 M0 y0 p, Y- {, P. J u
* \) y5 D e/ j/ i5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的 ; k: \# d7 K* z" F' k5 B2 G( ~3 N <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>) R7 x! ]- q) T( y1 @- f( ~
做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。 : m( M! _) k* ~ 所以 這真的是要小心。作者: heavy91 時間: 2007-6-21 04:20 PM
那我這位路過的版主可不可以問一下..... / m3 T! F- q( q5 D, E 4 i' i6 f" {, g6 `那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊.... 8 Z$ g! W5 J$ {8 M0 K$ _; Y: {7 w( S% J0 P: H
就只是覺得而已啦....或是時間上最長的也可以... * j. g1 e9 i* s O2 _ u 3 j+ A& D6 s c% k. u& L要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~作者: jauylmz 時間: 2007-6-21 05:19 PM
就目前二大主流來說 看來是要這樣比 O& n: Y% g) B! z* T) [
Laker L1 V.S Virtuso L 7 {9 {* P- I& d2 `2 E
Laker L2,L3 V.S Virtuso XL ) h# g, n, _" j6 m) w2 qLaker DDL V.S Virtuso GXL 7 J6 Q x, \9 f- t% j ! F/ e+ D' [8 f2 \- _1 U4 z才分的出來。因為各有好壞吧( l1 c: e E* T: j5 T7 u4 F
8 @: j1 [" d; Y
[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]作者: Oo海闊天空oO 時間: 2007-6-26 03:24 PM
我個人認為是排列最為麻煩....( S2 C' W3 Y5 I. y5 U8 U# ]
以 Virtuso 為例子... 5 ~4 I1 V5 `7 d: N& X& Z排列的位置不但決定面積的大小...: g: D7 B% n# O- {
更會影響到拉線的方便性... ' `" P' y5 B+ U2 a以經驗來講...資歷夠久的人.. & Y5 c0 w; P+ i# g可以在排列的同時就想到接下來拉線的方便性..) b1 m3 k8 L* C+ j/ U6 k1 [$ \
若排列已經出來了~~接下來的拉線就不會是多大的問題..0 `6 i7 I4 F9 K2 r! L
因此個人的意見...就是排列最需要花時間作者: reincarnate 時間: 2007-7-12 10:22 AM
我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧 : `$ \$ g9 v7 }; e. O/ B( X3 u n4 S9 K. G. t
像是一開始在做DEVICE..如果有舊的電路可以參考 6 F1 P2 ?4 p. b3 {/ A) G5 ?2 U- r; S
甚至可以直接套用 那當然是省事的多 ! W( N9 S" o! k" R4 n" ~0 Q8 y3 o# N, v* [
否則 還是一個個去建 感覺滿麻煩的^^" 5 {, Y% l3 {. i% H 0 ^: z: v3 F, f. d7 g) S而 元件排列這方面...& e8 j0 M7 W! e: y0 ]- U: Q# q
, t; `4 k- e; o* `* Z考慮到 拉線的便利性 面積大小 以及 電路特性等等問題4 x W1 Q! h: M
/ i5 q' y# d$ i4 n4 @
要是電路看不多 經驗有點不足 ; w- G" r1 K3 ^& e9 g. b% E0 r& u) a0 Q' w5 h- _9 R
在排列元件上 或許會比較花腦筋吧~作者: lli3793 時間: 2007-7-23 06:52 PM 標題: 劃 well, 最頭疼 元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼9 J2 g$ V& q% e& H2 S
有沒有什麽好的辦法？作者: superfool 時間: 2007-8-17 11:28 AM
我是剛入行的新手，還不太了解這些具體的東西& Y; c9 C3 |3 E; w" D
希望能跟各位大大多學習學習作者: yuching67 時間: 2007-8-22 02:48 PM
剛入門時我覺得排列零件是最頭痛的 ! x5 z9 G# A j8 z但日積月累後會漸漸順手,之後所遇的問題% i& r \& U5 ^' L" A# [
會因產品不同lay法也不同,現在的產品變成是7 \$ M x* f- |/ v- E
拉線是的的惡夢啦...作者: skeepy 時間: 2007-8-28 11:04 AM
個人覺得的是排列,從block內的device排列就可以 n; i, j0 S+ q
看出這個block是扁是瘦,進而要思考對週邊其他block , w2 w% U& k' S: c5 |的影響,也會因此考慮到chip的整合.作者: bjic 時間: 2007-10-16 10:05 AM
个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作 ! A0 j. D$ _. o J这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步 9 F1 z; f8 G9 a8 F5 Jplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。& h' w1 _ c( [* I8 ^$ ]6 D- Y
由不到之处请指正作者: peihsin 時間: 2007-10-16 05:04 PM
我個人覺得溝通及排列是最花腦筋的,% b) c% E9 Z. N
像零件的限制及板材的限制 0 _3 V- K( o# M. X$ P都會有所影響作者: stu0804 時間: 2007-10-18 10:48 PM
我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的 ) {2 Q* _( i& R' a,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練 & u/ o+ X ?5 z) h* Y* bdesign rules 錯誤就不太容易發生,LVS則是接線的問題了作者: Winters 時間: 2007-12-19 07:17 PM
目前我只是學生，做過的LAYOUT數量也很少。* D2 N: X3 t6 k$ o' k7 C
所以這只是我個人的看法嚕，我覺得LVS的Debug最難。2 ]6 l' |7 E4 g# H7 p
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔 / W; i& \2 }) U5 \- w這個對我而言真的是滿辛苦的工作。 5 g. [6 X: D% y+ G, v. m不過，找出BUG並且解決這種感覺，真的是爽阿。作者: a88050015 時間: 2007-12-24 03:01 PM
我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!作者: samgu 時間: 2007-12-25 09:32 AM
1.我也認為 floor plan 最麻煩，因為一個好的 floor plan 除了能讓訊號線走的順之外，也可以節省面積 - Z$ r3 m3 B5 D) Q: X% G2.接下來我覺得比較重要的是 power and ground line 的跑線，因為要走的順才是最重要的，而且若POWER途中一直換線其實也會降低它的電流% U! L6 ?8 V& @6 q+ f* L" c% M( v
3.接下來我覺得都還好，因為 DRC LVS block 刻好就會 RUN 了 ，另外create block本來就需要花一點時間作者: minnie0606 時間: 2007-12-25 11:52 AM
如果位置沒有排列好ㄉ話！面積會變大∼甚至拉線會亂七八糟ㄉ∼作者: yhchang 時間: 2008-1-27 11:14 AM
最花時間的應該是 給你的空間不夠9 T. X- j" k5 C: G& ~& b0 d
你勉強把東西 塞進去之後 好不容易做完6 A8 w+ H; t! h7 U7 V5 T4 {7 z
結果電路圖又變了 你就完了作者: yhchang 時間: 2008-2-5 08:17 PM
以我們公司來說 # S* Y2 d5 J' }3 T一直改圖對LAYOUT來說是最花時間的 - | R7 E" [, X或者是 沒有看清楚 RD寫的NOTE $ v& x9 i. ~' i1 i6 o) i$ T9 Y導致LAYOUT雖然能過LVS 但是LAY法卻是錯誤的) w o2 h! i p# I
" z2 j* B5 i# k# D3 c
有時候我們公司RD也不想讓LAYOUT一直改2 E8 L& T& N9 e6 Y' _6 X& |# Q1 ]
只是因為有時專案太趕4 C: x/ x' R* |! h/ o l0 W7 ?
所以只好跟LAYOUT同時平行做: c; f6 | B0 W e8 t
這樣就容易電路常常會大翻盤 作者: qwertmn 時間: 2008-3-19 01:01 PM
我是選擇排列~~~# \6 J. a! b, X; t u3 ?. F
光是排列就會影響後續走線 2 o0 y2 @& F! r( G/ q+ n所以要特別注意~~~作者: ynru12 時間: 2008-3-25 09:49 AM
元件的排列、拉線都會有很多要求之類的$ ^2 s" o% e6 E1 B' ~- y/ v
最辛苦的就是改圖~原本己經畫好的，但是rd突然說要改圖 ) {8 }0 n0 ]* r6 A/ ?1 S% _8 w然後整個的大小不變，但是改的地方，又比原來的大一些6 I# C! b" Y7 `
這是最麻煩最痛苦的作者: ritafung 時間: 2008-5-26 10:19 PM
Re-layout往往是floorplan做得不好，所以floorplan是很重要。作者: jauylmz 時間: 2008-7-9 06:34 PM
Chip Integration 可以算是拉線和DRC/LVS 嗎作者: nebula0911 時間: 2008-9-9 09:36 AM
其實上述所有選項都基於兩個字 : "溝通".如果與designer溝通不良,即使畫的像藝術品一樣,花的在久精神部局與除錯,只要designer說不是他要的,一切枉然,全部重來.作者: arthur03226 時間: 2008-9-10 02:56 PM
以上皆非; [$ ~: N/ R: x, E$ P5 ^- e. L
9 O% ]4 p1 {8 z6 R
我花最多時間的是在思考， ! g* M: s) y+ u) ]0 {8 m一個5天該完成的案子，我可能會花去2~3天思考。 * w9 d/ v) N& ]# y事前想的仔細，1 G Y7 n6 @3 W
開始動手layout一直到驗證完成都會很快而且順利。作者: fei 時間: 2008-10-23 04:34 PM
都很耗時間!!! 只要 動手 下去做 都是 耗時間!!! 哈哈~~~ 用呼叫的 自動拉線 才是王道~~作者: semico_ljj 時間: 2008-10-27 05:07 PM
布局和整合最难，最能体现实力！。。。。。。。。。。。。。。。作者: sj1130 時間: 2008-11-9 12:01 AM
我也認為排列的部分還是會花費較久的時間，可能是因為剛接觸Layout沒多久，經驗不足顯得更無力！ * Z) _5 Z6 n$ M, d3 e整合這部份，如果是自己獨立一人完成，雖然時間耗費較多，但是就跟寫程式一樣，如何去安排自己的line能走得順 9 p, N2 o! g! O. D' S) e3 D我想這才是最重要的！重點一句：還是經驗比較實際吧作者: vincentjox 時間: 2008-11-18 11:04 AM
有不花時間的嗎 , j4 B9 g% H/ n# I3 v+ [LAYOUT我覺得每項都很花時間8 G6 j4 U! Q, N& q% u: C) z
不管是佈局還是LVS/DRC; o N- S: V* Y$ K
每項都得小心翼翼 . j* x+ ~; s( t: y3 }+ W做快不見得好+ d& Q3 Y: b0 G& }2 ]! }
做對才是重要作者: app 時間: 2009-4-9 01:03 AM
我也覺得 floor plan 最麻煩~ 5 ]7 N1 f- E& U. X" [& T因要如何將每個block充分擺到適當的位子~ - m& t% @5 Q7 L8 B這是一種學問~3 r% q2 W( |+ G/ Z1 P+ j9 z; P
因擺的好的話~ ) z6 A+ T' q( T7 u其他的閃線或拉power一切都還滿ok的作者: pkjordan 時間: 2009-4-24 01:19 PM
2. 排列 Placement & V1 r8 D8 g$ K% c
6. 整合 Chip Integration ) n# y+ i1 s$ `8 J y 7. 溝通 communication & N* @/ M$ S# F; [* v' v這三個最麻煩作者: brooo 時間: 2009-6-27 01:02 AM
排列最花時間吧7 N. |* g" M$ X+ Y5 k4 f
2 P' H& {" c8 j. O+ |7 z. z- ~; V在layout初期就要花很多時間先想好如何排列" p# q' C6 a, F Q9 p
# G0 c; n C' x6 z5 e" g- r
想好後，反而才會省下大量的時間作者: AaronChu 時間: 2009-7-4 12:07 PM
位置該怎麼擺真的需要一開始的計畫... 1 N" `- e( s8 V! L要不然最後會發生難以挽回的錯誤啊>.<作者: clarkhuang 時間: 2009-7-8 11:56 AM
floor plan比較花時間 只要floor plan 做好 ! m$ Z ?; J6 ~) D, Y7 r2 J % I9 `4 F% A+ q1 w$ ?' P# I% D& T其他就會很快 相對LVS 問題也比較好除錯 . F8 H! b( A L: I7 W0 N% u0 ?6 c- I. `5 f+ |
HR.概念有 應該DRC LVS比較不會有問題吧作者: kevinpu 時間: 2009-9-3 09:08 AM
我覺得placement和溝通是花最多時間的,因為會決定你的做法和拉線的容易度, 4 i8 Q& V4 t; Y- L5 W再整合時也會是另一個問題作者: merry.fan 時間: 2009-10-30 01:01 PM
我也覺得 floor plan ,整合 Chip Integration最麻煩~作者: 腳踏 時間: 2010-5-6 05:53 PM
排列 Placement: X& I1 H/ g! j$ f+ e/ a3 K
溝通 communication ( e' U$ o' L8 \ / n' O7 r" v4 d. M+ P這二點很重要 - x4 G% x6 c5 f3 A4 K其他的還好啦 都是花時間作者: abc0123 時間: 2010-5-6 11:15 PM
有了以上前輩的經驗 讓小弟我更清楚這行的工作在做什麼了作者: killerwind10 時間: 2010-6-20 04:18 PM
感覺上建構小元件都還好; r$ l; ?+ T/ q
但是當設計成大電路& e& Y4 p+ ~ ]% B; F ? T
可真是令人頭痛~作者: alex6551 時間: 2010-10-20 06:21 PM
所有的東西只要當初架構好，後面要做的會容易多，layout花的時間原本就跟電路多寡成正比，但是最浪費時間的往往就是Re layout，尤其是layout到最小面積的時候，被告知說要修改電路或是增減東西時，往往都比原來要花上兩倍時間以上。作者: qoo1625 時間: 2011-10-1 06:05 PM
我是學生而已，都做很小很小的電路=_=，目前畫的圖都不太需要管其他東西，通常就只要盡全力把面積縮到最小就好，所以我覺得排列比較麻煩...作者: lypei-mr1987 時間: 2012-3-13 05:45 PM
我是剛入行的新手，還不太了解這些具體的東西作者: bowbow99 時間: 2012-4-5 06:29 PM
要思考如何擺放才能節省面積!作者: liu.leon 時間: 2012-4-13 04:58 PM 回復 3#keeperv ' {& F5 U# @+ E# C, N - i/ @. G- j! g7 R; O# Y4 u1 `4 B" I. e/ F4 {+ g# Q0 K
說到layout心理的話~~~尤其最後一項, re-layout 一次還好,有些RD 改了又改, 從A版改到K版了~~老闆還是讓他tapeout作者: liu.leon 時間: 2012-4-17 01:37 PM 回復 7#jauylmz/ c" @1 t3 ]) K- U f
5 `( Q( d% P& a3 a 6 z6 v3 O) L' _( C +1作者: bizer178 時間: 2015-2-26 01:20 PM
PLACMENT - _1 X" d1 N' y# W0 m8 A如果不是笨蛋工程師在設計電路圖,PLACMENT一定是花時間最多的/ f ~ [0 P' I F, Z' a1 c5 B
如果是的話 ! L2 Y4 f. N- Q2 `Relayout一定是最多時間的作者: CSPS60408 時間: 2015-4-7 09:16 PM
每次元件都讓我想很久 要怎麼畫阿...大家用的ˊ都不一樣作者: engineer 時間: 2015-4-9 05:59 AM
有些人認為好的 design 可以彌補 layout 上的失誤，可是有很多 design 模擬 ok 的電路，最後卻以失敗或良率不佳告終，這是怎麼回事？作者: h22823245 時間: 2015-7-14 09:49 PM
DESIGN CHAGE 眞的是最大噩夢作者: alan0520 時間: 2015-8-5 10:56 AM
The wholechip floorplan is very important before you start the layout.6 n- ^% n4 I) e7 v+ b; I
Then the position of output pin are fixed for each sub block,and the line drawing will be smooth. 5 T3 q3 p* m, C) C$ B4 a" CFinally,the drc & lvs could be so easy to do . * S2 @0 ?$ Q. ~/ x1 MBut the floorplan must be verified by designer.The thing of re-layout almost have not be happened.作者: seulambbb 時間: 2016-4-25 01:32 PM
floorplan+溝通應該是最麻煩的 % {8 P5 v! n6 j0 r但這項做好其他的就輕鬆多了~ 4 e* g+ t0 }% [0 |除了re layout.....作者: 鄒佳佑@FB 時間: 2016-7-6 01:51 PM
繼續努力，互相打氣一下吧，畢竟工作就是會有很多變化作者: iamman307 時間: 2022-8-30 09:57 AM
參考各位先進的意見受益良多,謝謝各位
)，除了少數特殊規格需要手動畫
