標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal) [打印本頁] 作者: masonchung 時間: 2007-5-26 11:43 PM 標題: 應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal) 隨著製程的快速推進及積體電路（IC）設計' _7 K7 v4 ~* U v
複雜度之大幅增加，系統晶片（SoC）及矽智財2 R/ u! \0 [+ o# }6 O
（IP）已成為IC 設計領域逐漸流行之趨勢。從. K. Q- V( i( @8 S# @6 x9 P
傳統IC 設計邁向前瞻性之SoC/IP 設計之際，設 6 C" s {& H! F9 _$ S$ d' o( c! u計者會面臨設計複雜度增加，而導致驗證時所需7 `5 i' ?8 C r
給定的測試輸入數目增加、模擬時間加長、以及 % j9 p; v" C0 V# S- D整合不易等諸多挑戰。因此，如何建立一個百萬9 X# A- M! o& F$ B. C P# p
邏輯閘以上之SoC/IP 快速雛型驗證平台，以期 ~. y$ P6 x' H) d5 j: ^
能夠有效的加速產品開發週期，同時降低成本、 7 V1 ?$ @' y, p4 T z風險與增加產品開發第一次就成功的機會，實為 7 R# a; R/ d0 T1 y" s刻不容緩之事。; o' \: M2 X2 |8 @4 w' D8 f
同時，為降低成本與趕上產品市場的週期，8 `: X7 j! W* ~$ i4 z/ H
許多晶片製造業者轉向求助於具有已驗證過的 + b' @2 ]! |" H9 Q3 cHard IP 及Soft IP 的IP Provider，因為相較之下，% H8 \( c- W2 j8 C$ W4 B* }; |9 W+ G2 `
Hard IP 與Soft IP 比較具有彈性，他們不但可以2 I3 P/ q4 O1 A1 a
透過不同的Foundry 廠製造外，還可以經由最佳 _# X1 v3 _7 D% V( s化使IP 在產品的表現上更加淋漓盡致。儘管此) \& [/ H: ]1 \7 l
做法可以大大的減少新的設計在成本及產品市8 Z: i" H* y; _$ D, O1 c5 ]
場週期的風險，但如何能成功的將IP 整合的關 f0 t' o' O I4 @3 G鍵問題仍待克服，因此造成快速雛型技術（Rapid: o3 E& v+ V* }, z0 [1 F$ ]
Prototyping）應運而生。 0 f: K/ |+ J# s% t閱讀權限 10 9 g& H$ w! J1 @ _. |4 Q0 v9 Y, P( Q1 ? 7 x% M% }2 _3 T( s. a$ ?; ]7 s9 A# s) ~+ ?; s- ?# N
! ]: Y% @/ h6 g0 N; {[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]作者: phoenixfeng 時間: 2007-7-5 09:46 AM
i love it very much, rapid prototyping is so important that it's valuable to research on it $ `; ]3 V. x$ a$ Gas far as i know , the cost of rapid prototyping is large, but it is smaller than the cost of & x$ u; b+ E* X3 @* p& @! _7 G
product failure作者: henseneg 時間: 2010-1-24 11:18 PM
好像是很不錯的文章...下載來看看...感謝分享