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標題: Trimming method? [打印本頁]
作者: sjhor    時間: 2007-4-2 04:27 PM
標題: Trimming method?
類比IC設計   有ㄧ個很不好的宿命!  就是很多的時候都需要 trimming!3 \2 H: p! F( F
不管是 bandgap voltage reference?  LDO? ADC? DAC? ........ 等等許多東西都逃不出  trimming!
7 B: k+ |' ?# c$ g7 E所以  trimming 是類比IC的 不可磨滅的痛
4 A; b2 i8 \$ s3 _0 u! K+ [4 G, A1 p1 n5 X; r9 Q- i
Trimming 的方法:  不外乎是  laser & current trim! 是否還有其他的方式?% e5 W( M5 C2 ~+ u1 Z& d% e6 }
Fuse 的材料不外乎是: metal, poly, zener diode? 是否還有其他的方式?( |- B6 r1 n6 e# r6 t
. ^9 @& u3 d6 w" g
Repare  rate 又是如何?
% r8 }. ]0 ?4 o1 ?8 B4 z7 M
6 O/ ]" V7 Z; i9 F1 t這些種種的問題，都困擾著 analog IC 的進步!
! y: w( @) w7 F: T5 j! i! f) s2 |" X% }$ o4 [2 Q0 L/ q
所以  希望大家  不要令惜分享既有的經驗!% m1 }) v/ _" ]7 _9 y

9 }2 ?3 g8 t4 j你的經驗就是知識的來源!
& Y, c& @! K4 Y% |: k* G
! q- ?3 u! W! U$ b以下是 Fuse & Trim  的相關討論:
: O9 J# h5 O; x5 {poly fuse 的問題
2 {! d  O0 B; }1 R" te-fuse?  
, i- P- R: p% Zpoly fuse 大約多少能量便可以燒斷? 1 H  ~7 L: g8 C) P$ f( P& `
如何判断poly fuse 已经blown    |6 l- v5 m2 n7 G/ w9 m
有關poly FUSE的不錯paper給大家參考  + U) s2 e% P# B' Y) b# b
Laser Trim
$ Y2 A1 B/ u! E: C做完laser trim後內部的電路被打傷的情況嗎？  
+ T  Q/ J4 @% g* g& A1 C1 OCurrent Sensing Resistor Trimming!!   
: K7 D: U& H) Q' ?请教做laser trim的注意事项  
; n) K5 J' L, `! T4 l, iCurrent trimming 要如何做呢?  
) R  ~; k- w4 z' c+ Q! g1 ?4 o0 S4 X6 d; K

; y) _. K7 y- c2 X2 Z' l' I) {7 _& T0 ?# L! b9 B& E8 f
8 ^3 B9 p* q3 R8 @7 c& L% C
[ 本帖最後由 sjhor 於 2009-3-17 06:37 PM 編輯 ]
作者: DennyT    時間: 2007-4-8 11:30 PM
標題: Fuse沒搞好也是要立正夾X蛋的
Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.& s: B3 D( q$ h
Current Trim可以合併在wafer test時實施, 花費不大.1 T. |6 [$ d  c& V" ~( Z4 I
Repare rate需視你設定的trim range是否能cover foundry最大製程漂移" `: i7 M; H( n6 x- p$ Z: r3 h
而trim step又得考量system的精度要求' \! i' n1 d5 v5 O  Y
最後就決定了需要幾個trim PAD來達成上面兩項要求6 D* v7 M& b' Y- D3 A" O  l
% K( Z3 }( J9 H9 Z, @; a
一般而言, metal fuse蠻多人用, 有面積小, trim current不大的優點, 另外光罩metal change就可修改也是好處.* r* W6 U4 t8 Q* x5 m" c: K# J( m
6 g! z: }9 }4 e: s7 O
不過看過一件慘事: 該同學因時程壓力, 隨便lay了一個"日"字形metal fuse, tape-out後初步也能正常trim斷,
  x& D' R7 ~) y% T封裝完送客戶後出了包, 回來開蓋後打SEM後發現: 原來封裝灌膠時把不trim的metal橋沖斷了 (一般metal fuse上
& c6 H- {* `0 q7 D6 c方不上passivation, 方便trim斷時產生的氣體逸散), bandgap電壓就跳binary step了, 看是斷MSB還是LSB了...
0 i! s5 }% [2 |& c4 A
* X6 h3 M) |3 h% c' `8 D- F% @0 B後來把中間的matal bridge從 |--| 換成  >-< 這個形狀, 比較能夠承受封裝灌膠的橫向應力, 才停止了公司絡繹不
- M& a( Z7 _& C( a0 E絕到大陸客戶夾O蛋的人潮...
作者: sjhor    時間: 2007-4-9 09:19 AM
原帖由 DennyT 於 2007-4-8 11:30 PM 發表3 e( f- i: {( h) A5 W8 C0 l
Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.* i7 F, j+ B6 R+ q3 W
Current Trim可以合併在wafer test時實施, 花費不大.
) K% M1 I* N# M* a9 pRepare rate需視你設定的trim range是否能cover foundry最大製程漂移
+ i( l) j" |3 F) Q+ o' L# Z  A) o而trim step又得 ...
' m0 w1 n% N4 L2 X% q  S
! }. {* O5 p. w+ a1 M+ G; w
感謝回覆!( j. Y' L/ R. i# z: z5 w. K1 h

0 @" g; T+ ^/ k. i. t6 cCurrent fuse 因為需要長PAD 所以面機會比較大!+ Z9 y: a, p0 B& d  u
Laser fuse 不需要長PAD  所以面積可以做的比較小
/ i! w1 c) d4 v7 e$ q" P  N" Z6 i& ~: d( s4 ?% Z9 C
Current fuse 比較方便  但因為有積碳的問題  所以要清針
- H7 L; \' u1 x# MLaser Cut 不需要清針  但需要較貴的費用  而且需要CP1 & CP2 測試比較麻煩! 因為CP&LASER機台通常不在同一部
9 t7 D7 [( X5 d, r" O
5 ^' A: G3 B' n清真要多久清一次比較好?
/ ~) T4 q5 Z5 N* l4 lTrimming 完畢經過封膠後  依然會有漂移的現象如何解決?# ?% O4 U/ t/ F* r9 i* n6 L
也就是  河於規格後封膠  結果會有ㄧ定的比例  還是會超出規格之外  真是很傷腦筋!% v. G* M) ]2 A, }
除了以上兩種方式之外  是否還有其他種方式?
作者: DennyT    時間: 2007-4-10 01:07 PM
其實事先通知probe card供應商哪些PAD是trim pad, 會有大電流, 他們會用比較特殊材料及尺寸的probe.5 O9 b0 f  Y& [0 V8 F4 j

: l) t, Z5 E' ~7 g) }  F+ V7 @至於搞到積碳還沒見過, 可能是放電circuit搞太誇張了, 一般是在probe旁配個機械式relay並個1uF+3.9V的zener就夠了.! I% N6 k3 K& h9 V) K7 r! [
電容大不見得燒的乾淨, 反而擺得越靠近probe效果越好. Fuse沒trim乾淨若有似無, 封裝沖模後可能要通不通, 搞死一堆人.5 b' |% v5 J+ o

) c2 h8 ^1 s2 _0 L, P超出規格外的IC開蓋後是否回復spec內?
  @0 l! y6 Z8 |4 A6 I' b8 t6 t0 N是-> CP時各DIE記錄量測值, 各片wafer各抽一顆封裝, 分開交貨, 查封裝是否造成offset.
9 u; e) @* i& k2 r否-> Fail chip開蓋後打 SEM(電子顯微鏡)查各fuse是否有崩損.3 E! a* _6 A" Q: I0 v0 K
- N; s0 D" d2 K4 |2 M0 Z2 I
將整批封裝完畢之IC量測值log回來, 以統計軟體(如 Minitab)畫量測值的機率分布圖histogram,
# L8 {* G! U1 b  G( }如果是fuse崩損, 各LSB step中心點都會有小型的"鐘型分配".
作者: sjhor    時間: 2007-4-11 10:37 AM
感謝  DennyT 大大詳細的回覆!
$ n: M. x, v) v, h2 f/ J你的建議  我改天會去試一下!# C- }/ h8 D, v6 F9 Q
積碳這個問題  應該很多人都會有這個問題2 |( f) C7 T7 S) U" P2 p2 p
因為測試機台都有清針的設備!5 R$ i' i0 Q  j# }
不過會造成這個原因  應該跟  fuse 的 layout 有相當大的關西
! ^8 S) N6 Y" p- ^! |所以  若大家有這方面的 rule 或是經驗  請提供出來3 o! t' c; }) {; ?
非常的感謝7 v5 G% P% D5 w5 V1 J" i
超出規格外的IC開蓋後是否回復spec內?
( t# R5 @9 z" l' H/ K) ]8 R5 m是!  會回來，Offset 部分我們可以改善! 但是常態分配變胖的部份就非常討厭!/ K( Z2 C6 a/ e5 i) u( O8 {
因為查不原因!
作者: ssejack1    時間: 2007-4-11 01:23 PM
積碳是有可能發生的!" Z# f# U/ q, B+ k9 [" W: D! Y
因為 probe card 的探針如果太髒 ( 雜質, passivasion,....)造成與pad contact 較差, 由針尖放電造成,積碳後當然就慘不忍睹了! 沒 trim 到是還 OK 啦!, trim 的要斷不斷就.....@#%&*!!!
作者: DennyT    時間: 2007-4-14 10:02 AM
Trim過的常態分配應該已經 "去頭截尾" 了, 封裝後又再度"拉寬", 如果懶得找原因,- U: E$ G" w% u* Z4 K4 L8 j
trim PAD再加一套, 把trim step LSB縮到原來spec的一半 "窄", trim program 修改成
! O6 f: m% `. u+ x量測所有fuse step的analog output, 以離ideal value最近者為trim solution, 所有DIE
8 P: @" [) F2 k7 z都trim到離ideal value最近的區間, 留阿收比給封裝.6 n$ i3 Q( F; B' `' c+ v, H
. Z$ s4 V1 K% l0 g8 E, q7 ?
不過受封裝影響的circuit, passivation無法隔離的影響, 溫度嗎? 還是analog PAD) G6 k- n" S, ]7 ^1 J. ]
output buffer太弱, 連金線的RC都會改變輸出?
/ j+ X. e8 U; T  {* M8 N/ P/ s3 J9 }0 x5 ]
另外, 如果跟foundry先講好, trim PAD是可以lay在scribe line上的, 愛用幾個就用幾個,
; _; r& x$ M$ ]! H$ i+ s; s不用太擔心DIE size waste, 倒是封裝的DIE saw會抱怨scribe line上的Alumi PAD會加速
1 u0 F- H, F. O7 i% e鑽石刀片老化, 增加耗材成本...
% H# y! y, u9 g5 `) \% a- f4 ^8 H% ^0 z$ A  M4 {: N% `
[ 本帖最後由 DennyT 於 2007-4-15 01:47 PM 編輯 ]
作者: sjhor    時間: 2007-4-17 08:19 AM
標題: 回復 #7 DennyT 的帖子
fuse & fuse PAD 應該都是無驅動的能力!  他只是電阻分壓的 ㄧ段!
& b6 C& z9 C' v* q在省電的拷量下   這些的電阻值都相當大( ?3 b9 C- v5 d% \- f; }
連 probe 的 RL & CL 都會影響!
2 I$ x& [. [( s+ E/ Q. q
/ g8 r/ G9 u8 G( E: e所以  相當討厭! trim 不准  還有機會修改: S0 S9 ]* m: q+ A0 S4 E
不過  常態分配變胖  似乎就沒則!. Z+ Z. y9 v9 j1 \
當然  我門也 trim 到更精準的  膽只要封裝之後  就會變胖  c$ q7 P+ s/ ~0 d: b# n
die 太小  不適合 coating! 否則會好一點!
9 v3 ?4 H- x1 q; I2 I0 y7 F
: |9 V- z4 a4 ^trim PAD是可以lay在scribe line上的, 友申請專利的價值唷
, H5 S- d9 y3 B1 G( a% L' P不過  要先給我用  因為已經曝光了!3 L7 c8 H: t( t3 N# t

) z+ ]2 ?, X, Q; j[ 本帖最後由 sjhor 於 2007-4-18 09:11 PM 編輯 ]
作者: DennyT    時間: 2007-4-17 08:25 PM
標題: Good idea就分享, 這才是工程師本色
哈, 認為是good idea就分享, 這才是工程師本色; 像美國人一般, 9 A" M$ Q: b1 T
任何一點點的進步都要收錢, 那人類的進步永遠只能靠買得起專利
- i+ `; V! P  S! s的大公司, 那就不如回家種田算了.
作者: cktsai    時間: 2008-1-10 07:34 PM
標題: 回復 8# 的帖子
Trim PAD lay 在 scribe line 早在1998就被申請專利了
作者: sea    時間: 2008-1-30 04:56 PM
標題: 修整電阻
各位板上前輩,
$ X0 d' P  q3 C1 o; u: Z: S7 N) o我之前在fab工作 現在在讀書4 t% k$ k6 `' R6 ~( Y
做類比線路的教授正在教DAC, 提到R2R ladder的電阻 需要阻值相當精準& T0 L$ [! `4 s
所以他問我 製程中如何控制阻值
0 `0 F( p. S! g" R& l. B我所知道的電阻 是用poly silicon做的 同道光罩 同道蝕刻 同樣的implant 在同一個die裡幾乎不可能阻值不一樣
5 ?7 J/ R1 W' w, ]5 v6 z+ _後來才知道 他問的是laser trimming 這我就不了解了 應該是封裝測試廠在做的事情吧" \. ]3 ?  [' H9 R3 V% [
我看了這個影片 大概知道那是怎麼一回事 但還是很多疑問
% W8 r4 L( _: rhttp://video.yahoo.com:80/video/profile?sid=2906735&fr) q. D( v0 U6 ]6 ^! e
首先 這看起來是一顆一顆的 chip resistor 這方法有可能用在ic上修整電阻嗎?& |5 ?$ i: L) \) s. x, M
因為在fab出廠時 poly 早被密密麻麻的金屬線層層覆蓋 無法用雷射修整得到poly層吧 5 Q7 S$ ?7 [. l0 A
有可能細微調整熔掉一點點poly嗎?$ ~) Z! S, u" u: A; C
或者 難道這種產品用top metal做電阻 才能用雷射修整? 我沒看過這種產品 這樣的金屬電阻不會太小了嗎?; _, [) V5 y' R$ L. F
更何況 我認為用光罩做出來的 應該已經非常精準了 很難想像如同影片那般用雷射修 可以做得比光罩精準( V& \  ^7 v1 d8 ^! k
所以 是否ic的雷射修整 頂多就是燒斷fuse這種讓它繞路這種方法  沒有細微修整電阻這種方法?
) Y. \/ t$ n$ _& D7 ^* H3 H. A0 k& C' F( Y. W: t9 Y: t' J
煩請各位前輩回答 謝謝
作者: sjhor    時間: 2008-2-20 07:20 PM
標題: 回復 11# 的帖子
這是以前厚模電阻常用的 laser trimming 的方法!
  G5 B& t, p. m# G/ A6 X' o  J他可以將電阻的精確度提高到很高!!$ X- E" v, j* C2 c+ g3 x3 P8 X4 n
以前的 Analog Device 等國外的做 ADC 廠商常用這種方式!!2 X4 i: i" a. O( g/ h% p4 Y5 I
但是國內的晶圓廠比較沒有這種的厚膜電阻!!& M8 Y8 ], @! o( ]: S% s
且這種方法的成本比較高!!  所以現階段的 designer 比較常用燒斷的方式!!4 u2 h' k' i: f9 l# \3 a
比較簡單易懂  也比較耗設計!!
作者: DennyT    時間: 2009-4-13 11:50 AM
原帖由 sjhor 於 2007-4-17 08:19 發表
5 |. N( N7 Y, [$ M* A; G/ O
. [' c4 ]/ F5 [6 h% }! ]$ A" _所以  相當討厭! trim 不准  還有機會修改
1 T6 h9 v7 u! w不過  常態分配變胖  似乎就沒輒!
! {8 O/ f  Y6 l4 n: e% ]8 t$ d當然  我門也 trim 到更精準的  但只要封裝之後  分佈就會變胖# g5 P" r) f  O: ]+ n
die 太小  不適合 coating! 否則會好一點! 餘略 ...

4 ~' t& o9 `" K$ j  L8 S$ [% k
: J2 d+ O# ?2 d$ N9 F$ R由於塑膠封裝後殘留的應力使電路產生壓電效應，一般對應的方法是在封裝打線後coating一層polymer (其實是用滴的)後才灌模，以緩衝並平均膠體收縮壓力對電路RC的改變 (就是封裝後量測數值分佈又變"胖"的原因)，但是SJHOR大提的DIE太小不適合coating我就不大明瞭了。  o) H; d/ C! U- L/ G" @

9 a' K# y* m# A這種情況eFuse用programming的方式也許就適合，只要IC有如I2C、SPI等數位存取介面，就可以在封裝後利用介面程式化eFuse，連同壓電效應一同補償。" ?7 Q7 N% R3 j: q+ s) c
$ U5 f1 q, \5 `$ y. H* e/ b" Y7 l" T
原帖由 cktsai 於 2008-1-10 19:34 發表 & i4 g# X" m# I
Trim PAD lay 在 scribe line 早在1998就被申請專利了
( [( ]$ B& Q+ @
5 P' a5 X% F- c" ^8 k
反正封裝後的DIE也沒scribeline，要抓包的難度不小。
作者: stanley547    時間: 2011-6-29 11:53 PM
感謝大大分享  努力學習中



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