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標題: uart 16550 FIFO問題 [打印本頁]

作者: addn 時間: 2007-3-1 01:39 AM
標題: uart 16550 FIFO問題
各位大大
請問有人知道uart 16550 的FIFO的電路結構嗎

因為以前有用vhdl做一8250的功能
想加上FIFO ,變成16550的功能
所以才會想了解16550 FIFO的電路結構

依照data sheet看起來似乎是用異步fifo
寫入跟讀出fifo可以同時操作

可是我想到的fifo結構如果同時寫入跟讀出的話,就有機會
會發生full,empty,level trigger判斷錯誤,如下圖所示

作者: tommywgt 時間: 2007-3-1 02:06 PM
非常抱歉, 這個本來的討論被我不小心刪了才要害你重貼, 那天回了很多, 這次我就回的簡潔一點好了

對於類似因不同clock所引起的問題我的看法有二個:
1) 使用handshake來完成資料交換 (包括status)
2) 使用較高的clock

由於第2點你已經有提過了, 所以我就針對第2點討論好了
使用較高的clock可以有二個方式:
1) 使用二個clock之間較高的那一個
2) 使用更高的clock

無論是選1或2, 都會遇到你說的那個問題
我們的目的是不管選用哪種方式都希望可以很穩定的讀取到正確的資料, 接下來我們以RX FIFO來討論好了
假設我們在/RD時(讀STATUS)剛好有一筆資料進到RX buffer, 可能對empty及full造成以下幾個可能
1) 本來emptyl變成沒有empty
2) 本來沒有full變成full
3) 本來不是empty而且buffer也還夠所以empty跟full都沒改變

對於case2, 3因為不會造成任何問題, 所以估且不加以討論, 討論case 1的話會發現在/RD出現時有可能
1) /RD讀到empty, 故CPU會以為沒資料而去處理別的事, 過會兒再來讀status時才把資料捉走
2) /RD讀到沒有empty, 程式直接捉走FIFO的資料

我只能說以上二種情況也不會有問題的, 主要的原因是這幾個信號都是1 bit.

再回到你顧慮的問題討論
假設說這個status是超過1 bit, 例如: buffer資料的長度, 假設FIFO長度是8的話, 那麼這個值要有3 bits類似的情況發生在/RD時有可能因為011->100時讀到111, 這個也是你圖中所表示的問題, 針對類似的問解決方法應該不少, 我在這提出一個個人的看法 (這個問題用handshake的方法也是可以解決的)

下圖是說將資料多COPY一份, 這一份資料的UPDATE跟原來的資料差了一個clock cycle
假設在/RD時剛好發生資料改變的話, 只有一個值會有問題, 透過VOTE找出沒問題的那二個再決定輸出哪一個穩定的值即可

以上, 希望會有幫助

作者: tommywgt 時間: 2007-3-1 02:07 PM
類似因為不同clock而造成的問題在設計時常會遇到

有人有別的好答案嗎?

作者: addn 時間: 2007-3-2 01:16 AM
您好

感謝版主大大的講解,提供解決方式的參考

我這邊還是有一些問題

1.
RX FIFO
write_ptr變動對/RD empty的影響就如同大大所講的
cpu對於錯誤的empty只是延遲下次在來讀FIFO資料,並不會
造成嚴重的錯誤
可是
read_ptr變動對於寫入FIFO full的影響就很嚴重了
當要寫入FIFO時誤判FIFO 滿了,這時就會造成溢位的動作

2.
16550有TIGGER LEVEL功能,可以設定當FIFO收到1,4,8或14筆資料時
去觸發中斷輸出腳INTR
這樣勢必要有TRIGGER_LEVEL_FLG邏輯來指出是否符合條件
這TRIGGER_LEVEL_FLG也要根據變動的write_ptr和read_ptr來決定
這樣INTR輸出不是就有機會產生毛刺在write_ptr和read_ptr變動時
那要怎麼消除這毛刺現象呢

3.
如果加上handshake的話,那時序動作可能就會跟16550有些差異了

作者: tommywgt 時間: 2007-3-2 12:10 PM
其實在早期我遇到這類的問題也是用這樣子的方法, 近來我不太使用這個方法了, 這個方法一定可行, 但是就如你問題所說的, 會有一大堆timing的問題, 一個沒有注意到就會留下bugs

你的思考很周詳, 顧慮也都沒有錯, 繞在一堆timing打轉時, 腦袋一定很吃力.

回到我本來的答案, 加以修改還是可以解決你的問題, 在一堆timing打轉時, 一定要非常小心什麼時候會出現什麼信號, 以及這個信號跟別的一大堆信號之間的關係, 只要這些關係都弄清楚的話的, 自然會慢慢的有答案, 在找到不會有問題的答案之前已經不知道跑了多少次的模擬了. 我講的這些你一定很清楚而且感同身受...

有人說做演算法實現的人比較厲害, 看看這麼多的問題, 幾乎不會出現在演算法實現上, 所以我常常覺得不認同這句話. 一些AE在使用別人設計的IC時常會不保留的直接批評, 殊不知IC designer在這上面花了多少苦心, 深深害怕一個不小心, 多少心血就要再來一次...

對於你的問題我可以給另一個建議: 很多時候我們常會思考說, 當什麼信號或者狀態出現時, 要做什麼相對的回應, 只是我覺得這個回應不見得必須是即時的. 舉個例子, 在/RD出現時並不是非得把對的資料送出去不可, 在/RD的falling edge到rising edge之間的時間還很長, 資料只要在rising edge加上setup time時間之前送出去就可以確保資料的正確無誤(當然是愈早愈好), 這中間還有好長的時間可以做很多事的. 要啟動一個事件去做一件事也不見得只有一個狀態, 例如在/RD之前, /CS一定會先出現, 這中間一定還有什麼好處可以做什麼事的(這只是個假設, 因為有時會遇到AE把/CS直接接地或者讓/CS跟/RD, /WR一起出現的CASE)

另外你可能對我講的handshake有點誤解, 很抱歉應該是我沒講清楚造成的
在research上有個電路叫asynchronize circuit直接翻譯就變成了非同步電路, 講非同步電路有時會令人誤解, 有時講非同步電路時講的是單純的類似ripper counter那類的電路, 在research上的非同步電路是利用一些handshake的方法來完成, 資料的交換之間並沒有clock, 當然也可以快速且正確的完成工作, 跟16550的時序是沒有任何關係, 就算你整個設計都用asynchronize circuit來完成, 還是可以做到interface timing跟16550完全相容.
至少目前, 我遇到這類問題時都用這樣子的方法來實現, 硬體不見得比較大, 電路也比較穩定.

講了這麼多似乎沒有直接回答你的問題, 不過討論這類的問題常需要一來一回的, 這樣PO文似乎不太有效率, 所以我先分享一些我的經驗給你看看, 看是否對你會有所幫助.

作者: addn 時間: 2007-3-3 11:53 AM
您好
感謝版主大大的建議及經驗分享
對於數位設計的確讓人傷腦筋
有一大堆的情況都要考慮進去
需要發很大的心力在設計電路的穩定性上

大大可否對於handshake在這裡與FIFO搭配使用
再進一步說明一下呢

我的想法是這樣不曉得對不對
當要寫入FIFO前先通知/RD電路暫時不要改變read_ptr讀取FIFO
寫入FIFO後再通知/RD電路可正常動作
反之讀出FIFO對於寫入電路也用一樣的機制

作者: tommywgt 時間: 2007-3-6 10:13 AM
意思並沒差太多

換個方式講好了
在狀態改變時, 總是要有相對應的信號出現, 但是別的電路對於這個信號是否需要立即處理可以視情況決定, 而這個信號會停留多久也是看你的設計決定. 一個信號出現時間不管經過多少個clock cycle在 "電路上都很容易解讀為只出現一次" .
這也是個解決的好方式.

作者: addn 時間: 2007-3-6 11:52 AM
標題: 回復 #7 tommywgt 的帖子
您好

可是這樣還有問題我搞不懂

  寫入端有16Xbaud可以當clock可以達成交握動作
  讀取端邏輯,沒有讀取端的clock只有/RD脈波
  當/RD來時就表示一定要讀取,而且沒辦法
  產生及判斷交握訊號

作者: tommywgt 時間: 2007-3-6 03:54 PM
需要我寫個code貼上來嗎?

作者: addn 時間: 2007-3-6 08:06 PM
您好

這部分我實在想不出來
如果版主大大可以提供參考例子,那最好不過了

謝謝

作者: bosscck 時間: 2007-3-6 10:10 PM

原帖由 tommywgt 於 2007-3-1 14:07 發表
/ V8 \* J7 b6 Q$ e, x' A; n- B類似因為不同clock而造成的問題在設計時常會遇到
6 O W r0 G! A$ w3 U5 n" `' K2 G* C8 P3 b, \
有人有別的好答案嗎?

時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

作者: bosscck 時間: 2007-3-6 10:19 PM

原帖由 bosscck 於 2007-3-6 22:10 發表" {- K& q! r+ o* l, u3 B

8 P/ P( u1 w0 w' O# H
- c- T9 b& R. D7 m o/ _' b! |! m% B$ T7 u) S" @
時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

作者: bosscck 時間: 2007-3-6 10:19 PM

原帖由 bosscck 於 2007-3-6 22:19 發表
2 u" i; I, k& O. P, d& _7 A* o* I

作者: bosscck 時間: 2007-3-6 10:20 PM

原帖由 bosscck 於 2007-3-6 22:19 發表
, Y* O% X6 V h

作者: bosscck 時間: 2007-3-6 10:20 PM

原帖由 bosscck 於 2007-3-6 22:20 發表
4 f2 t% ~/ t5 |* R& w

作者: bosscck 時間: 2007-3-6 10:20 PM

原帖由 bosscck 於 2007-3-6 22:20 發表4 l5 g3 V1 S: Y6 O

作者: bosscck 時間: 2007-3-6 10:26 PM
clock問題,一般來說都會設計成"A主" B,C,D.....跟隨A"clock

新產品通常都是跟隨舊產品clock,除非新品有更好的clock產生器.

作者: tommywgt 時間: 2007-3-6 11:18 PM
嗯...感謝你把standard cell based design flow貼出來, 可以給沒做過digital IC的人瞭解一下下

作者: tommywgt 時間: 2007-3-8 12:39 AM
addn大大

其實我這一陣子好忙, 所以常常有點無力感...

你想一下這個東東, 如果再沒答案的話我再PO個CODE上來好嗎?

你可以試著把那個ptr改成gray code counter看看嗎?

作者: addn 時間: 2007-3-9 10:23 AM
標題: 回復 #19 tommywgt 的帖子
版主大大等你有空在幫我解答就好了啦

我有找到一些對岸的異步FIFO文章,有興趣可以參考看看
http://www.21ic.com/news/html/70/show1661.htm
http://blog.21ic.com/user1/1202/archives/2006/23787.html
根據文章用格雷碼當ptr的count是可以大大降低亞穩太被取樣到的概率
可是還是會有最高兩位元同時發生變化的情形,這是不是表示使用格雷
碼後還是無法百分百保證正確呢

還有trigger level要如何由格雷碼的read_ptr,write_ptr去判斷呢

作者: tommywgt 時間: 2007-3-9 07:56 PM
我來回看看好了...

這是我剛想了一下畫的圖你先參考一下

作者: tommywgt 時間: 2007-3-9 08:07 PM
大部分都跟你想的差不多

那些信號也先估且如我假設一般
wen是RX收到一筆完整的資料時所送出來的
因此我想rptr 跟wptr會像這個樣子(這些都是我直接key的, 語法跟細節再麻煩你檢查一下)
prptr:process(nSysRst, nrd)
begin
if nSysRst='0' then
      rptr <= "00000";
elsif nrd'event and nrd='1' then
      rptr <= rptr + '1';
end if;
end process;

pwptr:process(nSysRst, wck, wen)
begin
if nSysRst='0' then
      wptr <= "00000";
elsif wck'event and wck='1' then
      if wen='1' then
         wptr <= wptr + '1';
      end if;
end if;
end process;

假設buffer長度是16的話, wptr跟rprt為什麼都要用5bits 呢?
你一定猜的到主要是為了判斷full跟empty, 後面的code會拿來判斷

作者: tommywgt 時間: 2007-3-9 08:12 PM
直接key怕按錯的話會消失, 所以分段key

Read buffer部分

--read_buffer
with rptr(3 downto 0) select rdata <=
fifo(0) when "0000",
fifo(1) when "0001",
fifo(2) when "0010",
fifo(3) when "0011",
fifo(4) when "0100",
fifo(5) when "0101",
fifo(6) when "0110",
fifo(7) when "0111",
fifo(8) when "1000",
fifo(9) when "1001",
fifo(10) when "1010",
fifo(11)when "1011",
fifo(12) when "1100",
fifo(13) when "1101",
fifo(14) when "1110",
fifo(15) when others;

作者: tommywgt 時間: 2007-3-9 08:18 PM
write buffer 部分

write_buffer:process(nSysRst, wck, wen, wptr, wdata)
begin
if nSysRst='0' then
      for i in 0 to 15 loop
         fifo(i) <= "00000000";
      end loop;
elsif wck'event and wck='1' then
      if wen='1' then
         case wptr(3 downto 0) is
            when "0000" => fifo(0) <=wdata;
            when "0001" => fifo(1) <=wdata;
            when "0010" => fifo(2) <=wdata;
            when "0011" => fifo(3) <=wdata;
            when "0100" => fifo(4) <=wdata;
            when "0101" => fifo(5) <=wdata;
            when "0110" => fifo(6) <=wdata;
            when "0111" => fifo(7) <=wdata;
            when "1000" => fifo(8) <=wdata;
            when "1001" => fifo(9) <=wdata;
            when "1010" => fifo(10) <=wdata;
            when "1011" => fifo(11) <=wdata;
            when "1100" => fifo(12) <=wdata;
            when "1101" => fifo(13) <=wdata;
            when "1110" => fifo(14) <=wdata;
            when others  => fifo(15) <=wdata;
         end case;
      end if;
end if;
end process;

[ 本帖最後由 tommywgt 於 2007-3-9 08:37 PM 編輯 ]

作者: tommywgt 時間: 2007-3-9 08:31 PM
最後是你最關心的部分
我先做些假設
1) /RD動作時狀態不能改變
2) wen動作時也不能改變狀態
如果只有這二個case的話以下這段code或許可行

status:process(nSysRst, wck, wen, nrd, wptr, rptr)
begin
if nSysRst='0' then
      full <= '0';
      empty <= '0';
      flag1 <= '0';
      flag4 <= '0';
      flag8 <= '0';
      flag14 <= '0';
elsif wck'event and wck='1' then
      if wen='0' and nrd='1' then
         if wptr/=rptr then flag1 <= '1'; else flag1 <= '0'; end if;
         if wptr=rptr then empty<='1';  else empty<='0'  end if;
         if wptr(4)/=rptr(4) and wptr(3 downto 0)=rptr(3 downto 0) then full<='1'; else full<='0'; end if;
         if wptr-rptr>"00011" then flag4<='1'; else flag4<='0'; end if;
         if wptr-rptr>"00111" then flag8<='1'; else flag8<='0'; end if;
         if wptr-rptr>"01101" then flag14<='1'; else flag14<='0'; end if;
      end if;
end if;
end process;

[ 本帖最後由 tommywgt 於 2007-3-9 08:52 PM 編輯 ]

作者: tommywgt 時間: 2007-3-9 08:33 PM
前題是wck的clock rate比/rd高

好像也沒思考太多, 直接key的, 有什麼問題再討論好了...

作者: tommywgt 時間: 2007-3-9 08:39 PM
好像跟之前討論的結果有很大出入...管他的, 你看能不能用比較重要...

作者: addn 時間: 2007-3-10 10:53 PM
謝謝版主大大提供的參考範例

將code研究後,發現可能會有一些問題,所以將問題po上跟大家討論

1.
版主之前的兩個假設 "/RD動作時狀態不能改變"及"wen動作時也不能改變狀態"
這兩個case是發生在best case,可是還要考慮到worst case就是/RD,wen同時發生
wptr及rptr同時發生變化,同時兩者又互為判斷來源依據之一
2.
由data sheet看起來,實際在操作上未必能符合wck的clock rate比/rd高
假設wck的clock用16xbaud rate或者直接用1.8432 Mhz,由下圖可以看出
資料讀取週期RC最小280ns
3.
full,empty,trigger level等訊號之設定清除由wck觸發同步,可是當讀取週期
小小於wck週期的case,會有問題,以trigger level造成的INTR來講
當FIFO裡的資料都被讀完了以後,INTR不會立即變0,而要等下一個wck的時間
而這段時間不會造成多餘的中斷被執行嗎

作者: tommywgt 時間: 2007-3-10 11:42 PM
第一個問題我想已經不是什麼嚴重的問題了

第二個問題, 如果你不介意把外接的clock接高一點的話也就OK,不過可能就無法達到你要的相容性了

第三個問題還是clock rate的問題

第一個問題留給別人回答好了...
2~3問題的確是問題沒錯, 誰來接手一下呢?

addn大大一直都很細心, 做什麼的呢? 不介意的話請addn大大自我介紹一下! 讓大家多認識你一下吧!

作者: tommywgt 時間: 2007-3-12 07:55 PM
標題: [ref]asynchronous circuit
有關非同步電路, 先給你一些參考吧!

[1] Bernard Cole, “Asynchronous logic moves toward mainstream acceptance”, Embedded.Com, March 2006. [link]
[2] Chris Angelini, “Asynchronous Logic - Who Let The Clocks Out?” ,Computer Power User, May 2005. [link]
[3] David Geer, “Is it time for clock-less chips?”, IEEE Computer Magazine, May 2005.
[4] Website of USC Asynchronous CAD/VSLI group. [link]
[5] “Epson develops the worlds first flexible 8-bit asynchronous microprocessor,” Website of Epson, Feb. 2005. [link]
[6] “Asynchronous array of processors chip presented at ISSCC 2006”, EETimes.com, Feb. 2006. [link]
[7] I. E. Sutherland, “Micropipelines,” Communications of the ACM, Vol. 32, Issue 6., pp 720-738, June 1989.

作者: addn 時間: 2007-3-12 09:33 PM
版主大大謝謝你再提供這些參考的資料
我會好好的找來研究看看

我本身目前不是從事電子相關行業,不過對於
FPGA/CPLD,HDL,數位邏輯設計及單晶片等
都很有興趣,之所以要寫16550 code主要是想
挑戰看看自己能不能寫的出來,不過似乎沒那麼容易

FIFO這部分我有上其他討論區問過,可是都沒人回覆
感謝版主願意跟我討論這個問題

再次謝謝啦

作者: tommywgt 時間: 2007-3-13 09:31 AM
SORRY...上次回時也沒想那麼多
不過那些問題總有答案的, 希望各位潛水的版友高手可以幫忙出點意見
不然的話就變成只有我們二個人在討論了...

過幾天沒人回時我再找個時間來回吧!

作者: addn 時間: 2007-3-15 11:46 PM
您好
最近想到一種架構,用來做FIFO不曉得可不可行
如下圖所示

先就full,empty討論,trigger level不管
讓/RD脈波,16*baud rate週期大大於亞穩態出現的時間

1.用額外bit(valid_bit)來指出register是否有資料寫入
  當寫資料到FIFO則相對應的valid_bit會一起被設定為1
  當讀取FIFO,相對應的valid_bit會被清為0

2.wptr及rptr用bin count

3.full將所有valid_bit取and,empty將所有valid_bit取nor

4.讀取狀態empty時,/RD下緣將empty訊號鎖住,如此在讀狀態時
  worst case(有一筆資料在FIFO可是讀到的狀態是空),這種case
  出現的機會不會太頻繁,就算出現也不過延遲一個讀取週期而已

5.16*baud rate下緣鎖住full,接收狀態機16*baud rate上緣動作
  當接收狀態機要寫資料到FIFO時,如果遇到full(lock)=1時,下一個clk
  週期再判斷一次full(lock)如果也是1,則判定FIFO真的滿了,否則直接
  將資料寫入FIFO,如此就可避免可能會發生的worst case(當FIFO還有一
  個位置是空但被判定為已經滿了的狀況)

以上的推論不曉得是否正確

作者: tommywgt 時間: 2007-3-16 09:28 AM
看起來是個好主意

如果不管coding style的話, 這個想法很好

相同的, 如果不管coding style的話, 我也有另一個想法一直沒貼上來, 就是使用dual edge在/RD下降綠去記錄狀態, 在/RD週期可以讀到穩定的值, 另外在16x baud的上升跟下降綠也分別去update狀態, 有需要的話可以使用2組buffer length給二邊判斷, 我想這個方式也可以解決你之前問的3個問題. 不過還真的非常的違反coding style rule.
跟你的方法比起來, 我的方法所產生的硬體似乎小一點點, 但是你的方法似乎比較簡單點.
anyway, 互相交流吧.

改天有空的話來討論一下asynchrous circuit也不錯

作者: addn 時間: 2007-3-16 08:13 PM
您好
我想到這個方法除了電路會比較大外還有其他缺點

1.不適合做成容量較大的FIFO

2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響

3.tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣
會有較長的延遲時間,所以速度被拖慢了

謝謝版主大大再提供了另一個思考的方向

作者: tommywgt 時間: 2007-3-17 10:56 AM
1.不適合做成容量較大的FIFO
我覺得這部分是OK的, 如果你是在PLD上驗証的話會覺得硬體很大
但是做ASIC時你會發現其實很小的

2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響
這些valid_bit如果跟著某些信的edge反應的話(latch), 問題會比較小, 不過我覺得你本來就會打算這麼做了

3.tigger level會用到連續加16次的組合邏輯tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣會有較長的延遲時間,所以速度被拖慢了
相同的, 用ASIC製程做時也不會有你講的這些問題, 另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)至於判斷其他的如flag4, flag8...可以想看看有沒簡單一點的方法.

作者: addn 時間: 2007-3-17 07:38 PM
您好

1.
"另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)"

不了解這段話的意思,可以在進一步說明嗎

2.
  我這方法是假設讓/RD脈波,16*baud rate週期大大於亞穩態(metastate)出現的時間
  才適用的,可是最近看一些關於亞穩態的文章,發現亞穏態維持的時間是不定的,有機會
  超過/RD脈波及16*baud rate週期,這樣的話我想的這個方法就不能用了
  請問有辦法評估亞穩態維持的時間嗎

謝謝

[ 本帖最後由 addn 於 2007-3-18 10:34 AM 編輯 ]

作者: tommywgt 時間: 2007-3-18 12:55 PM
1. 這是一個很直觀的想法, 全部判斷所有的bit所需要的and / or gate數目跟用multiplexer後只判斷2個bit 所需要的and /or gate數目, 可以評估計算一下, 看哪個比較省, 上回我也沒算, 你可以算算看.
我舉個例子好了: 如果WPTR永遠指向下一個空的位置的話, 那麼empty/full也可以如此表示:
empty = true if valid[WPTR-1]=false
full = true if valid[WPTR]=true
可能還有其他case需要考慮, 畢竟設計的方法不是只有一種而已

2. metastate是一個random function, 我們不需要去評估metastate的時間有多長, 我們只要避免在出現的時候產生錯誤的輸出即可.

作者: addn 時間: 2007-3-22 10:36 PM
您好
關於 metastate
請問如果一個d-ff假設 clock頻率1 hz
如果剛好發生metastate,metastate這個狀態
有沒有可能有機會維持1秒的時間長度呢

謝謝

作者: tommywgt 時間: 2007-3-23 08:41 AM
答案是沒有

metastate的時間長短是根據信號跟gate delay所得的, 也許設的計很糟糕時會出現us, 不然的話應該只會有ns的狀態

作者: addn 時間: 2007-3-23 11:02 AM
您好
依讀取狀態來說,/RD負緣鎖住empty訊號
而剛好發生metastate,且剛好時間超過/RD默波的週期
那讀取到的empty不就是錯的嗎如下圖

作者: tommywgt 時間: 2007-3-23 11:42 AM
這是因為2個clock之間所造成empty信號不滿足於那個DFF的setup time跟hold time.所造成的. 所以問題不在於那個DFF會輸出unknow state, 而是如何提供滿足於DFF setup time and hold time的empty信號才是, 如果是我的話我會回到引起問題的地方找答案, 不會去看那個DFF的輸出

作者: addn 時間: 2007-3-23 01:43 PM
您好
所以是否如我37篇所講
這樣的設計會有問題,因為無法保證發生亞穩態的時間
比/RD,16*BAUD週期短

那麼這個問題不就無法解決,因為empty可能再任何時間點
發生變化,而/RD脈波也可能再任何時間發生

請問這樣的架構,有什麼方式可以解決這個問題

謝謝

作者: tommywgt 時間: 2007-3-23 02:33 PM
就依我看來, 我們二人討論的這些篇幅內就可以湊出答案了, 給你一個建議, 你可以上www.opencores.com下載完整的16550 VHDL source code, 看一下別人是怎麼做的.

另外, 你可以試著用自己的想法做看看, 把TX loop back to RX, 然後接個uC寫個程式測個幾天看看

也許這樣子會比我們在這討論的有效多了

作者: tommywgt 時間: 2007-3-27 10:46 AM
在opencores內是不用註冊的, 直接以cvs下載就行了

作者: addn 時間: 2007-3-27 07:30 PM

原帖由 tommywgt 於 2007-3-27 10:46 AM 發表: ]8 p5 L+ c8 C+ O9 }
在opencores內是不用註冊的, 直接以cvs下載就行了

原來是要選cvs選項就能下載

謝謝版主大大回覆

作者: 西湖水 時間: 2007-4-10 05:18 PM
你找找這篇文章，simulationg and synthesis techniques for asynchronous FIFO design ,by clifford E.cummings。這是一個很好的文章，肯定對你有用的。資料不在我身邊，所以不能帖上去了

作者: milksoda 時間: 2010-2-1 10:03 AM
好深奧的一堆問題...有看沒有懂= =

作者: keyway 時間: 2010-8-15 08:33 AM
不知道有沒有類似過慮器的架購,謝謝!!!!

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