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標題: 你最想瞭解IC LAYOUT哪些方面的知識? [打印本頁]
作者: chip123    時間: 2006-12-8 12:57 AM
標題: 你最想瞭解IC LAYOUT哪些方面的知識?
這是IC LAYOUT的知識盤點？大家都關心IC LAYOUT的哪些知識？
作者: bboaa    時間: 2006-12-19 05:45 PM
有點籠統,可以在後面加上詳細說明嗎?
作者: f888888x    時間: 2006-12-29 03:35 PM
:
1 H# g+ e- r5 h        建立扎實的技術吧!!# w# T& X, ]" D; d
        提供兩個網站有很多資料!!
" ]- x! H' ^# x* m        
( ?) G% T3 }$ |http://www.opencores.org/3 A" Q! t0 Y( o0 j9 I* b
http://www.veripool.com/cadlist.html
4 _; J" a) K( i3 d. b ! E  M/ D, ?/ Q. F4 P' s+ E
    找些主題大家來討論?!
作者: masonchung    時間: 2007-1-18 12:19 AM
這些免費的EDA有人用過嗎; ]$ N  |$ @( {; G8 r& A% A3 c
聽說真正先進製程的公司
# d# u+ U% j1 d" {1 Y% g或是做CPU的大公司
5 ^5 Q( e. x* G8 \  Q1 X, `0 ^都有自行開發相對映製程的EDA軟體喔
作者: sjhor    時間: 2007-3-26 10:47 AM
我是屬於技術人員  所以喜歡看揖謝技術性的文章4 S/ }1 M6 l3 S  h* o9 T
像類比IC  有許多的 layout 技巧
; ]+ z( ?1 G8 [  z大部分都是  發生問題之後  才有解的
' e# D3 c! P( R+ {只不過  這一部分  只不過分想者並不多
作者: woo240    時間: 2007-7-30 06:08 PM
我現在還在初學階段
8 E( y4 c; ^( d0 x: d想了解的是比較詳細的佈局規則跟內容& b3 D! k% V' W0 b$ p6 V
例如：要以什麼來畫電阻會比較好？電阻值要如何電算？跟邊界有何關係……這類的
作者: spawn0824    時間: 2007-7-31 11:40 AM
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
作者: superfool    時間: 2007-8-17 11:38 AM
我是個新手，想了解一些關于layout的布局擺放，以及具體需要注意的問題
! f$ M/ J" r" k希望能和大家一起進步
作者: moneling    時間: 2007-9-5 12:33 PM
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應4 f' b# a' f* }8 b4 Y
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
作者: jiming    時間: 2007-9-5 06:33 PM
這個版 從 主題：帖數= 132：1308 的比率來看，如果真要對大家都有所幫助的話（除了好康相報之外），討論區是否到了該有所調整的時候?!' p1 ?/ g3 i+ T6 k, J/ j
. ], ~3 O4 s0 s2 A
先前有先進建議區分成：Fully Layout + APR + Physical Verification (整個  Backend)  H% X, W( \4 Q9 L7 B
也有友站區分成：* s6 Z3 L: k2 K

% z' @" e. E* A# nCircuit & Simulation
4 k# E* b" `7 E7 [8 Q" f) l% l9 MCircuit architecture / Composer / Simulation / Analysis & others related to circuit design* Z! c9 k  B' i5 A5 T( o3 l
& }' O, q! c# f" s1 b, [: [
Layout & Verification
3 B  [! a  v6 M( X. P! LLayout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related" K# z5 M" J% u! b+ G

/ }/ e% F# o+ k, L" A7 ELanguage & Programming: a, M# U. ~* Y9 Q
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
: G% O6 L- P9 a  E4 X# H' o4 F
  R- I4 _$ f- V' E: D- YGeneral Topics
' L; ^) c' T; l; k5 Y2 LRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
- ?, e1 @' r0 T8 g1 h* K! s7 Z
' V8 d& s; A& S% U+ b7 `. {( u長知識靠大家！大家以為如何？
作者: 君婷    時間: 2007-9-10 05:06 AM
對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
. P( J* U, ^! k& h/ o/ {% v7 B' w像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。2 G  m$ o# k* i: ~! V
小妹希望能徹底了解除錯訊息 所要表達的意思!% q. [& e9 O& N% C+ F, |* H
而像drc的command file裡有說明了所有的各層材質間的設計規則 ，如間距、寬度 等等!: \2 S. g2 m) ?! g
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!% f% G. f! ?$ |! J4 D
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!# G! K' [7 u" U6 v7 L6 s$ }! U/ C
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^8 M6 I4 q2 ]0 e' ~( h. H5 q* H
相信能讓初學者除錯能力升上許多  是吧^^
作者: endonelee    時間: 2007-9-10 01:41 PM
原帖由 君婷 於 2007-9-10 05:06 AM 發表
* l" Y3 @8 [' Y對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
6 ?+ e8 T( C5 q- W" ]! p9 H像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

4 o8 U/ f: X, M" G% v1 A3 K9 c! r8 q" T. m
關於DRC的錯誤，說真的不應該以cmd file 的為準，應該是以fab的TLR(topological layout rule)為準% h: D& E' X  ?& Q* U+ e
因為那是正式的文件，cmd  file 正常來說應該是要可以將錯誤完全找來，但是cmd的寫法因人而異，" H% M1 _5 j2 _* A/ [
所以有時會有誤判的時候，由cmd 去找rule這好像反過來了。
4 n1 c3 @' ^& d& u) N/ |0 r7 @, w: y) q: Q, q( A
建議應該是先找文件，邊畫邊查，或是看完了再畫，這個看每個人的習慣。9 V, U7 @) ?! |* C9 d8 u" x' Q
0 E1 n- w2 F% ~0 X; |
LVS的部份這個比較難說明，很多是經驗找出來的，所以下面的說明看不懂的話請多包含(個人表達能力不太好)
! `3 l- E0 C" _8 Z0 f: p7 g, ~
LAYOUT
" V1 i& k; @, m1 u: ?最TOP的cell打的text，跟相對應的metal接觸到之後算成一個port點；對應於netlist 最top cell的pin點, B/ r0 X& t0 e5 E# d" _. b
ex:
6 q3 U, T" P1 k  h
5 q+ |+ Y1 Q% playout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock6 D/ L3 w0 H5 l  C
在netlist 的top cell看到的
% O( b! c$ y1 |- M.subckt topcell A B C VDD VSS clock
5 `  S- p4 U' A& O1 D* t6 s' v6 F$ U& v9 V6 [
以上應該相符合" R1 ?& F1 u+ z8 {0 e9 N

5 a- A" y* i$ b; x) A- {$ r& N如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
) h& y  c) H  r) D1 |# n( G9 D7 P===========================================( T; N6 H! [& Q9 U
port對了後先解short問題，vdd&vss有short這就不用玩了$ I+ j2 Y& r, K* n5 ^1 p& l
這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@
5 I) p: Z7 `8 C$ q% o' V8 E' P, ~& e6 Z% @: m- Z
再者看有沒有soft connect
! v+ s: V% q: w9 T3 W" j這個部份在有多組電源名稱時會發生
! I! e9 m; D% ?# q2 V3 L) `4 z: c% Zex : DVDD DVSS for 數位8 u; T4 O% x% N' \3 C) H
      AVDD AVSS for 類比
0 e: b  c. y/ p  S) Z6 e      VDD33 VSS33 for IO ring使用/ s0 W. f. z3 @! Y

$ x3 U& j' ]" G/ C6 i" ^0 g正常gnd在sub 實際上都是接在一起的，但是在這個情形下會產生在底層short的情形
8 k! N( ]5 ^8 t8 `3 _8 O現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊，以利LVS的進行。
  z0 G7 i6 P4 g4 t6 _+ R, U; ^==================================================
) x( x2 ]& V" F/ @. s其他一些比較平常的狀況, N9 w$ B4 _5 i/ x
layout 上2條net對上 netlist上面的1條net- G3 m5 y- E, g& s
===>通常是open掉了
  M) x0 m) Y: i/ |layout 上一條net對上 netlist上的2條net ( R' m% W  q. F* I. Q+ k
===>應該是short到了
: t! C5 k4 L  L1 S% \% N
  P; f& v# l- s0 [/ l$ L2對2 互換的線9 s$ U6 l' I4 q2 h3 R; U
你應該是接錯了，換回來吧，不然就是一種情形gate的設定是不是有change到! g( P) O, s' n2 f5 W. e8 k
這個是在串連時常會發生，雖然function可能是相同的，但是還是換回來比較好。4 \$ C; h9 ?6 [8 Z; D3 V
這個好像在cmd 有選項可以調整的4 j8 c0 y( |4 L- C. u/ A% Y
==================================================
* p. R) }! Y* H- s; [, T* h& W有時候看看文字的report上面會有很多訊息的，但是不知為啥很多人不喜歡去看....?_?
; z1 F6 A( r$ h' e; y! R是覺得煩還是看不懂?
$ N1 `+ W" j* Z2 v. S( ~像一個nand2 看是認出來為一組p並連，n串連...有可能是沒吃到power或是gnd，' G( c" k% C3 J! b" ]: Z
因為基本的閘應該都會被找出來呈現的，像nand2, nor2, Inv, 這些。4 ~/ z. h' i  |
==================================================
4 G7 h) m6 [- A  p" p# H8 K! J& `: s6 Y
個人在工作上是用calibre的，上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
4 I5 u, j% [! F1 _8 Y希望對大家有的助益。
作者: 君婷    時間: 2007-9-10 06:49 PM
很高興有使用calibre的人回答經驗!( x8 m, a8 V: x! ?: X, c& H, d
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來，然後發現drc、lvs 好像都是根據command file撰寫出來的規則，所以才想要了解command file內容來得知設計規則，就不用像剛開始一直利用除錯來辛苦得知最小rule 。: m$ f9 I  o0 i0 m% V

) F' f$ n0 J1 a+ u$ B& k但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等.../ V& i& F8 E6 P% M* ^& g3 ^
還有command file好像各EDA  軟體的  撰寫語法似乎不同，所以並沒作者為它出書 讓大家看的懂
) F0 \. W3 P2 c1 Q0 O' O$ u# Ucommand file內容吧 ?
, @( \1 a2 p) ~- D* J9 S我只知 自強基金會 的ic佈局課程中有教，但真的都沒出書或網路有詳細教學的嗎^^: V  D1 L4 P4 f* j
目前暫時還沒找到呢!
2 j1 ~) [9 V4 f  m: V這是小妹目前的疑惑，相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
作者: endonelee    時間: 2007-9-11 11:53 AM
TLR...跟cic應該要得到吧，要不到就很其怪了，沒這個正常不能去layout的。/ D% \  {3 t5 ]% M6 t+ [. x4 a
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。' F& w1 _+ q( e6 f* I2 T' z
. t7 g; Y2 y+ G. [! X
各種EDA的cmd 寫法是有些不同，但是很多部份是用羅輯運算的，其實看起來是不會差太多，
- t# x% C8 I  p1 X* a6 c, q( O8 N只是一些指令的不同。
! O( ^* y/ N" P! p  k7 a$ Z
1 Q; E  q- L4 X8 u這個部份真的沒看過有書@@，因為每個製程不全然相同，而指令的部份通常有說明書...
) ]6 G; D" P+ L' l' ?: ?7 L( b0 t所以這個部份主要是查指令的工具書看他的寫法吧。
作者: Winters    時間: 2007-12-19 07:14 PM
小弟我比較希望知道的是未來發展的前景吧，畢竟努力去學習的東西8 H  G" g) J2 b$ c, U* {
在未來竟然會被拋棄，那倒不如不要學。
; |! W7 c0 P+ u因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
3 n9 N! X5 `8 S. @找不到工作該怎麼辦，即使技術非常好，但是市場需求已經達到飽和值。$ h) O9 |! X: h/ |
那不就是拼命唸電機卻換來了失業嗎，只不過目前有關LAYOUT的未來似乎討論的並不多。
作者: yhchang    時間: 2008-2-5 08:20 PM
我作為一個RD 最想了解的是! y6 c( F3 q! P; Z) C4 ]/ D0 T
LAYOUT在畫不同類型的電路時: y4 Q1 e/ q; O1 a; ~6 w, E
佈局的方法是否會有所不同?! ~5 f/ g- O, k1 G+ ]# k
0 |: _/ K8 l5 L% a0 j
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
! G/ ~; ]( K5 g$ ^. C9 V但是我們這些很少看LAYOUT的RD 就會被一大堆顏色" ^+ l# @2 ?: O# Z. r) U1 N
給迷惑住.
作者: ynru12    時間: 2008-3-25 09:47 AM
希望可以學到layout上的技術~
' j" x7 q5 W. J0 J像看到一個電路，就可以快速看得出來最後大概的圖形架構!!
作者: yhchang    時間: 2008-7-17 07:51 AM
我想除了可以很快看懂 LAYOUT之外$ e0 ]% T. a2 {! M0 ^! I
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
作者: semico_ljj    時間: 2008-12-4 08:58 PM
有人教有好项目，学的才是最快！
作者: 592gigi    時間: 2008-12-30 01:29 PM
哪个方面都想要了解。。。我发现我什么都不懂。
作者: meteor523    時間: 2009-4-28 04:42 PM
我layout的速度還是很慢0.0
3 i' u, E/ O( @. V' b7 p# g希望能知道更多比較快的方法
作者: kevinpu    時間: 2009-9-3 09:14 AM
我想知道ㄧ些tools的使用技巧和方法
5 b5 r% m! o8 P% Z因為每ㄧ家公司的要求和做法都不ㄧ樣
作者: fish1121    時間: 2009-12-17 12:54 PM
還在學習製程的資訊" b. n0 Q8 D# u' b: {2 O8 V" x
ic layout是艱深的領域阿
作者: liu.leon    時間: 2012-4-17 10:07 AM
回復 11# 君婷
作者: liu.leon    時間: 2012-4-17 10:08 AM
OOXX.......................................
作者: alden2262001    時間: 2014-9-22 10:23 PM
哪个方面都想要了解。。。我发现我什么都不懂。++++1
作者: 188    時間: 2020-8-13 10:54 PM
還在學習製程的資訊
: B( j% p, k$ }- wic layout是艱深的領域阿



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