Chip123 科技應用創新平台

標題: 你用哪家的FPGA EDA工具？ [打印本頁]

作者: chip123 時間: 2006-10-3 09:30 AM
標題: 你用哪家的FPGA EDA工具？
這結果會和以下這份調查報告接近嗎？

最新FPGA調查出爐　時序預算為工程師主要挑戰
上網時間 : 2006年09月30日
http://www.eettaiwan.com/eealert ... ick_from=1000010815,8778530760,2006-09-30,EETOL,EENEWS

工程師們對EDA供應商的總體印象為何呢？所有三個地域的回應者都對技術、易用性和支援度表示非常肯定，但是對價格、授權費用以及互通作業性方面的評價較低。與去年相較，北美的工程師對軟體品質的滿意度明顯提高。 ]# z9 L2 G {" b5 h% L

- u l& q, z! l6 Y賽靈思(Xilinx)是本次調查中用戶範圍最廣的EDA供應商，93%的北美工程師、88%的歐洲工程師以及91%的亞洲回應者都表示正使用該公司的工具。按使用人數多寡排名，在Xilinx之後依次是Altera、Synplicity、Mentor Graphics、Cadence、Mathworks、Synopsys、Actel、Lattice和Aldec公司。北美工程師使用賽靈思和Cadence工具的情況最為普遍。

作者: kolong 時間: 2007-6-10 06:42 PM
看起來,
這兒的人大多是用大廠的EDA..

不知道用起來或SUPPORT有沒有比較好呀..?

作者: lilianChen 時間: 2007-6-23 09:55 PM
據說 altera 的 quartus ii 比較好用
那我用了的感覺是 xilinx 的 ise9.0 跟 altera 的 quartus ii 差不多
只是 altera 感覺上比較人性化

作者: Cappuccino 時間: 2007-7-26 01:58 PM
Xilinx FPGA的話：合成用Synplify Pro，P&R用ISE
Altera FPGA的話：合成和P&R都用Quartus II

以上是我使用較佳經驗
Synplify Pro對於Altera FPGA的support還不是很好

作者: tieyuhsun 時間: 2007-9-11 02:33 AM
沒有什麼好不好用的tool
只有實不實用的device
對我而言最強大的tool是UltraEdit，我有verilog/VHDL的高亮度表示，正！
synthesis 我用兩套 Precision / Synplify

比較硬體結構與C/P值
LUT3的Actel通常我不會挑選，複雜的P&R就打槍，詳細算過C/P不高
Altera ...tool 真的很正，不過要量產的話，就有點麻煩了，只有MAXII可以挑....
Lattice 有一些family挺適合作量產，C/P算很高
Xilinx 算是最便宜的，別懷疑，看投單的量就知道cost，只是他都賣很貴，否則用料最實在的！

比較device spec之後的心得，通常複雜的案子，我會選IP比較完整的廠商，誰都可以，但通常是
Altera / Xilinx
如果code 掌握度足夠，那我會選Lattice

比較EDA工具 ...只有一家可用 Altera .... 沒有第二名...哀 ....
不過EDA工具這東西，有好有壞，
好的地方就是開發會比較快，壞就是要換device就很麻煩....

[ 本帖最後由 tieyuhsun 於 2007-9-11 02:35 AM 編輯 ]

作者: Xeinstein 時間: 2007-12-19 09:13 AM
標題: Why did you put this garbage in 好康相報
Why did you put this garbage in 好康相報

作者: jiming 時間: 2009-8-13 04:31 PM
標題: EDA設計模擬大廠ALDEC公司發佈Active-HDL 8.2版
2009.08.13
提供ASIC及FPGA設計工具及混合語言模擬大廠ALDEC公司，日前宣佈最新版本Active-HDL 8.2版，對VHDL及Verilog的設計增強了模擬的速度。

Active-HDL是一套以Windows為基礎，具備高效能HDL設計及模擬環境，它支援VHDL、Verilog、SystemVerilog、SystemC，以及EDIF等從設計輸入到硬體實現之完整流程。此次8.2新版提供了更新的高速的波形檢視器、並增強Assertion、VHDL2008及新的SystemVerilog支援，且擁有更快的編譯速度。

在FPGA Vendor 資料庫中也更新了包含Xilinx(r) SecureIP 及 ISE(tm) 11.2 等資料。此外，在Expert Edition版本上使用最佳化的設定，相較於前一版，新版本的模擬速度在VHDL上加快了4.5倍，其Verilog閘級(Gate Level) 模擬速度更加快了6倍之多。

ALDEC在台代理思渤科技 (Cybernet Systems Taiwan) 楊志強副理表示：「台灣現有的Active-HDL用戶，可直接下載8.2版，並直接在此版本上運作。唯一需要作的是更新其FPGA vendor資料庫。然而若用戶欲使用更多的新版功能，仍需申請新的license。思渤科技擁有專業的技術工程師，能提供有關Active-HDL 8.2 產品的功能及配置詳細情形，並協助客戶進行資料庫與版本更新的服務。」欲知更多資訊，請聯繫思渤科技03-6118668或上www.cybernet-ap.com.tw。

下載Active-HDL 8.2

作者: tk02376 時間: 2010-5-4 06:33 PM
標題: EDA設計模擬大廠美商ALDEC 台灣分公司成立
RTL模擬與和電子設計自動化領導公司Aldec之台灣分公司辦公室於2010年5月3日正式啟用，Aldec台灣分公司將為持續成長中、需要HDL設計驗證和硬體輔助驗證的台灣客戶，在加速與仿真模擬上提供更優質的支援服務。此外，Aldec台灣分公司未來將隨著顧客關係的增進持續拓展在台灣的支援服務。

Aldec公司銷售與市場行銷副總裁David Rinehart表示，Aldec台灣分公司將以擅於解決方案銷售和客戶關係，並在此基礎上辨識與解決客戶問題的理解設計團隊，來處理在RTL和協同驗證領域所面臨的驗證問題，Aldec台灣分公司將有助於我們未來在亞洲的發展。

2010年5月3日Aldec台灣分公司辦公室的啟用乃是Aldec公司在亞太地區持續拓展計畫的重要一環，目前Aldec在中國大陸、印度與日本均已設立分公司。此外，包括易用性、短學習曲線、高彈性的第三方工具使用、免費的軟體工具評估方案以及平易近人的價格策略等獨特的產品優勢將可解決大多數台灣設計公司的需要和發展趨勢。 Aldec公司在台灣的使命乃是提供卓越的技術支持和設計服務功能，以提高客戶在日趨緊縮的下世代產品設計時程下的生產力。

為歡慶台灣分公司成立，提供EDA設計軟件試用下載：http://www.aldec.com/whitepapers/acceleration

Aldec公司簡介
Aldec公司乃是電子設計驗證的行業領導者，提供包括：RTL層級設計、RTL模擬器、硬體輔助驗證、設計規則檢查、IP核心、DO-254功能驗證與軍事／航太解決方案等的專利技術套件。電話：(02)26599119。

作者: heavy91 時間: 2010-6-22 06:11 AM
標題: Aldec於新推出的Riviera-PRO支援OVM與UVM
EDA前端設計和驗證領導公司於今日推出了最新的驗證平台Riviera-PRO 2010.06。此最新工具支持由Cadence與Mentor Graphics所共同推動的開放式驗證方法學(Open Verification Methodology ；OVM)以及由Accellera所推動可望成為未來業界標準的統一驗證方法(Unified Verification Methodology ；UVM)之初期版本。 OVM和UVM提供共通的設計模塊以及充分利用SystemVerilog驗證能力來建立可重用和可擴展的測試環境的預定義機制。Riviera-PRO 2010.06提供了預編譯的 OVM庫和SystemVerilog模擬器，以幫助客戶利用這種強大的設計驗證方法來面對驗證當今複雜設計的挑戰。OVM水平已達到成熟和穩定，是UVM保證長期流行與增加各種工具更多支持需求的基礎。

不同專業層級的用戶可依據OVM迅速建立一個具層次的、高階覆蓋率驅動的處理程序層級驗證環境，此環境可重複使用在不同的設計和不同的平台。驗證工程師都明白OVM的靈活性將讓他們和硬體設計人員感到滿意，因他們可以進行先進的驗證而無須經歷進階SystemVerilog的培訓。

Cadence設計系統公司驗證產品管理總監亞當‧謝勒(Adam Sherer)表示，Cadence 領導了OVM與UVM的發展與推動，以提高整體業界的驗證生產力。我們歡迎Aldec公司加入持續增加中、支持OVM 和UVM方法學的RTL模擬系統供應商的行列，我們期待Aldec公司所服務的初階與中階FPGA開發商進一步採用這樣的設計方法學。

Riviera-PRO 2010.06提供了一個前端設計、模擬與偵錯FPGA和ASIC元件的獨特方法。Riviera-PRO支持包括ESL、TLM與命題驗證(assertion-based)等最先進的驗證方法。該產品包括先進的偵錯工具、程式碼覆蓋和性能波形的工具集。Riviera-PRO乃是一個多平台模擬器，支持32位元和64位元CPU架構、Windows ® 7、Vista和XP和各種版本的Linux作業系統。

作者: atitizz 時間: 2010-7-28 01:49 PM
賽靈思推出ISE Design Suite 12.2 針對業界推出唯一可部分重組的FPGA技術強化其設計流程
ISE 12.2 提供全新可部分重新組態設計流程透過智慧型時脈閘控技術減少24%BRAM功耗

全球可編程平台領導廠商美商賽靈思（Xilinx, Inc.(NASDAQ：XLNX)）今日宣佈推出第四代可部分重新組態設計流程，以及智慧型時脈閘控方面的多項全新強化方案，可針對Virtex™®-6 FPGA設計中的動態模塊記憶體(BRAM)，減少24%功耗。研發業者即日起已可直接下載ISE® Design Suite 12.2，利用一個簡單易用的直覺化可部分重新組態設計流程，進一步降低功耗與整體系統成本。此外，最新的ISE版本中還提供一項低成本模擬解決方案，支援嵌入式設計流程。

ISE Design Suite部門資深行銷總監Tom Feist表示：「由於系統日趨複雜，現今研發人員必須以更少資源達成更高目標，FPGA的可調適彈性，加上本身可重新編程能力，已成為一項重要資產。賽靈思FPGA從很久前就開始支援可部分重新組態功能，並具備充裕彈性，能在現場進行編程與重新編程。如今業界在成本、電路板空間、以及功耗方面均面臨嚴苛限制，因此需要優異效率，以及符合經濟的設計策略，才能維持競爭力，因此我們更加致力於讓設計流程變得更簡單。」

作者: atitizz 時間: 2010-7-28 01:50 PM
此款可部分重新組態功能提供可立即調整的高彈性，大幅擴充單一FPGA功能。設計人員可在運作時重新編程FPGA某些區域，藉此加入新功能，對於在元件中其餘部分內運行的應用軟體，則完全不會受到任何影響。舉例來說，客戶現階段正開發有線式光傳輸網路解決方案，可開發出多埠多工器/轉發器的功能，並減少使用資源達30%至45%，軟體無線電解決方案可動態交換通訊波形，其他波形仍可繼續運行不會受到干擾，也不必改用更大或額外的元件。可部分重新組態亦讓設計人員能用較省電功能替換掉較耗電功能，可在不需要最高效能時段，減低系統功耗。

賽靈思透過一個更加直覺化的設計流程與介面，讓其第四代可部分重新組態方案更容易使用。其中包括一款改良式時序限制與時序分析流程，自動將代理邏輯插入至橋接與可重新組態的部分，並具備完整的設計時序收斂與模擬功能。ISE 12 讓設計人員能運用Virtex-4、Virtex-5、以及Virtex-6等元件，開發各種可部分重新組態應用。

針對降低BRAM功耗持續提供強化時脈閘控功能
賽靈思為協助客戶讓其設計更省電，強化其智慧型時脈閘控技術，降低BRAM動態功耗。透過一組獨特演算法，ISE能自動中斷不必要的邏輯活動，這類活動是主要耗電的來源之一，讓無法套用到RTL層級的功耗最佳化，能在合成後於下游階段進行建置，可降低整體動態功耗最多達30%。從ISE Design Suite 12.2開始，智慧型時脈閘控的最佳化功能，還能透過簡單或雙埠模式來降低特定RAM模塊的功耗。這些模塊提供許多啟動模式：包括陣列啟動、寫入啟動、以及輸出暫存器時脈啟動。大部份的省電成效，都是透過採用陣列啟動來獲得。ISE是唯一提供細分時脈閘控最佳化的FPGA工具，這些最佳化功能已整合在各種布局與繞線演算法中。
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作者: atitizz 時間: 2010-7-28 01:50 PM
針對嵌入式設計提供的模擬支援
ISE Simulator (ISim) 目前已可透過Xilinx Platform Studio (XPS)與Project Navigator工具，支援嵌入式設計流程，讓嵌入式產品設計人員運用整合在ISE Design Suite中的混合語言(VHDL與Verilog)模擬器。新版ISim加入多項強化生產力功能，包括自動偵測與列出設計記憶體，以利檢視與編輯的作業。新增的Memory Editor讓設計人員能透過採用圖形化方式來探測各種what-if情況，不必重新編譯就能強制設定一個訊號內的某個值或pattern模板。ISE 12亦讓設計人員能透過波形檢視器來瀏覽HDL來源碼。

立即著手設計
ISE Design Suite 12目前正分多個階段分別推出，支援Virtex-6 FPGA設計的12.1版本已於5月3日推出。而從12.2版本開始，可針對Virtex-6 FPGA設計提供可部分重新組態功能，並將在後續的12.3版本加入AXI4 IP支援。ISE 12套件能支援Aldec、Cadence Design Systems、Mentor Graphics、以及Synopsys等各家公司的最新模擬與合成軟體。

此外，ISE 12軟體內含平均可加速2倍的邏輯合成功能，在進行大型設計專案時的建置執行時間，比先前版本要快1.3倍，而且更強化嵌入式設計的方法。

供應時程與售價
ISE Design Suite 12.2 現已開始提供給所有ISE Editions用戶，Logic Edition版本的定價從2995美元起。第四代可部分重新組態方案，可透過選配方案的方式購買，並附有為期兩天的現場訓練課程。客戶可至Xilinx網站免費下載30天試用版。

作者: atitizz 時間: 2010-10-6 04:10 PM
標題: 賽靈思推出最新ISE Design Suite 12.3 套件
具備AMBA 4 AXI4IP核心、進階版PlanAhead Design與Analysis Cockpit 可提升功耗最佳化
ISE Design Suite 12.3針對隨插即用之FPGA設計推出支援AXI4介面的IP

全球可編程平台領導廠商美商賽靈思（Xilinx, Inc.(NASDAQ：XLNX)）今日宣佈推出ISE® Design Suite 12.3，並開始推出FPGA領導廠商多款符合AMBA® 4 AXI4規格的智產(IP)核心，可支援系統單晶片(SoC)設計中的互連功能模塊，並針對PlanAhead™ Design與Analysis cockpit(軟體控制台)推出生產力提升方案，同時推出智慧時脈閘控功能，以協助客戶降低在Spartan®-6 FPGA設計中的動態功耗。

賽靈思公司全球行銷部資深副總裁Vin Ratford表示：「賽靈思是業界第一家針對AMBA 4規格推行標準化的廠商，這是我們支援隨插即用FPGA設計模式互連策略的一部份。和其他廠商的FPGA與ASIC解決方案相比較，許多在AMBA AXI3與AXI4介面IP挹注大量投資的SoC研發業者，其實更適合採用賽靈思的可編程平台。AXI4互連技術原本具備的彈性，能針對效能與空間進行調整，讓客戶能更簡單地整合來自不同領域以及不同IP供應商的IP。這也讓ASIC研發業者能把原本既有的設計及IP全部轉移到賽靈思的FPGA。」

賽靈思對於AMBA 4 AXI4規格的推行，表示客戶將可獲得一套一致性的方法來串連IP模塊，並可透過使用與重複利用IP，更加妥善運用設計資源，而且還可更輕鬆整合各IP供應商的方案，這些都可透過隨插即用的FPGA設計來支援。就核心的可取得性，以及組合這些元件的工具而言，此次所推出ISE Design Suite 12.3的版本包含各種強化功能，可針對CORE Generator™工具，能藉由提供連接高度參數化的IP，以節省設計時間，以及能讓研發業者快速配置其系統架構、匯流排、以及週邊元件的Xilinx Platform Studio與System Generstor工具。　

ARM公司處理器部門行銷總監Michael Dimelow表示：「各種新設計日趨增加的複雜度與規模，意謂通訊及互連對系統效能的影響甚鉅。AMBA標準的開放特性，可藉由在各種SoC與FPGA的建置中擴充多元化的可用IP，進而加快產品上市時程，為系統設計人員提供眾多好處。」　

作者: atitizz 時間: 2010-10-6 04:11 PM
Mercury Computer Systems公司Silicon IP工程部總監Charlie Frazer表示：「Mercury對於支援各項標準與業界規格的堅持，促使我們遵循AXI4標準，因為其背後有龐大的產業體系支援，並能縮短上市時程優勢，而且和賽靈思的產品藍圖走向非常一致。」

賽靈思對AMBA協定的採用也讓設計業者能運用各種成熟的ASIC驗證方法，以及現有以AMBA協定為基礎的IP，讓設計業者能輕易轉移至FPGA，作為其運用於SoC平台之選擇。　

Cadence公司System與SoC Realization部門產品管理事業群總監Michal Siwiński表示：「Cadence長久以來持續推出針對SoC Realization的領先業界AMBA驗證解決方案，而我們與賽靈思合作針對AXI4的支援方案，對於那些依賴Cadence的先進驗證IP和企業驗證技術，而將其設計投注於FPGA以運用於原型或生產的SoC研發業者而言是項好消息。我們與賽靈思的合作，表示整合人員可得到許多他們能用的匯流排功能模組，並可搭配任何工具套件，更輕鬆地為其設計建構模型或進行驗證。」

擴充版 PlanAhead RTL 設計、開發與Analysis Cockpit
ISE Design Suite 軟體的PlanAhead 設計工具現在提供一個無縫式「按鈕操控」流程，以及更先進的視覺化與分析流程。PlanAhead工具的控制台還包含Project Management、Synthesis、CORE Generator 整合、Floorplanning、Place-and-Route、ChipScope Pro 工具整合與Bitstream 整合等功能。所有的賽靈思IP目錄，包括各種AXI4 協定IP 核心，都可從同一個設計控制台直接進行存取與搜尋。

作者: atitizz 時間: 2010-10-6 04:11 PM
智慧時脈閘控支援Spartan-6 FPGA
2010年5月的第一版ISE Design Suite 12，推出FPGA業界首見的智慧時脈閘控技術，內含完全自動化分析與微調(邏輯單元)最佳化功能，特別開發用來減少電晶體數量，而電晶體數量是決定數位產品動態功耗的重要因素。運用許多獨特的演算法來偵測每個FPGA邏輯單元內的特定連續元件( “電晶體”)，且這些元件在系統進行切換時不會改變下游的邏輯與互連狀態，這項技術最多可降低30%的動態功耗。而此款軟體會產生時脈效能的邏輯，能從邏輯單元層級自動關閉不必要的活動，可累積省下可觀的電力，且不必關閉整個時脈網路。在12.3版的ISE Design Suite中，智慧時脈閘控同時支援低成本Spartan-6 FPGA與高效率Virtex®-6 FPGA系列元件。

關於AMBA 4 AXI4 協定
AXI4協定是由AMBA介面規格所規範，這項晶片內部通訊的實際業界標準是由ARM在15年前甚至更早就推出。在2010年3月推出的AMBA 4規格，是由包括賽靈思在內的業界領先OEM、EDA、以及半導體廠商，累積業界長達35年的貢獻資源發展而成。AMBA 4規格包含定義一個擴充版具備AXI4、AXI4-Lite、以及AXI4-Stream的AXI系列互連協定。AXI4協定規範一個點對點(P2P)介面，可解決系統單晶片在效能方面的各種挑戰。它可支援多重時域，以及資料擴編(up-sizing)與縮編(down-sizing)。AXI4規格還內含許多功能，像是位址管線管理(pipelining)、亂序式執行、以及多重執行緒處理。所有這些功能結合起來，可發揮出更高的系統效能，並超越其他匯流排架構。舉一個客戶獲益的例子，賽靈思的嵌入式平台Targeted Reference Design在轉換成AXI4環境後，所提供的頻寬是先前Targeted Reference設計的兩倍。賽靈思的連結與DSP平台Targeted Reference Designs在轉移至AXI4後，可達到相同的最高資料傳輸量，但所使用資源僅有些微增加。

推出時程與售價
ISE Design Suite 12.3現已推出可支援所有ISE版本的方案，Logic Edition專屬版售價從2995美元起。客戶可至賽靈思網站免費下載30天全功能評測版。欲立即採用或瞭解更多關於ISE Design Suite 12節省功耗與成本的設計方法，以及其他生產力創新方法，相關開發人員請瀏覽網站：http://www.xilinx.com/tools/designtools.htm。

作者: tk02376 時間: 2010-12-3 01:52 PM
標題: Altera Arria II GX FPGA榮獲「EDN China電子設計技術」2010年創新獎
台灣，2010年12月3日—Altera公司（NASDAQ：ALTR）今天宣佈Arria® II GX FPGA榮獲「EDN China電子設計技術」所頒發極具威信的「創新獎」中可編程元件類獎項，Altera已經出席於11月17日在中國深圳舉行的「EDN China電子設計技術」創新獎頒獎典禮中領取獎項。

這個獎項是最廣泛受到業界重視的獎項之一，是由中國的電子設計專家、大學與協會，以及「EDN China電子設計技術」的編輯所投票選出，一年一度的創新獎代表著在整個半導體產業中，能夠對系統設計團體具有重要影響力，並具有創新與傑出表現的公司。

Arria II GX FPGA具有高達16個6.375-Gbps收發器，以及在1.25 Gbps運作的LVDS，可支援400-MHz DDR3並提供比競爭對手更低50%的靜態功率消耗，這些功能特性與效益，讓Arria II GX FPGA成為市場中眾多應用的理想選擇，像是無線、有線、測試、醫療與儲存應用等。

作者: tk02376 時間: 2010-12-3 01:53 PM
Altera公司產品和企業行銷副總裁Vince Hu表示：「Altera公司非常榮幸能夠連續第三年得到業界的認可，成為創新FPGA產品設計和技術的領導者。這一個獎項代表著Altera繼續成功的交付業界最具創新和技術領先的FPGA。」

Arria II GX FPGA是單晶片40-nm元件，滿足了很多市場領域的高速頻寬需求，包括，無線市場的遠端射頻單元（RRU）、行動骨幹網路和超微細胞基地台，固網市場的IP-DSLAM線路卡與GPON多址單元（MDU），以及廣播專業1080p音訊／視訊切換應用等其他市場的大量應用。

「EDN China電子設計技術」總編輯Jeff Lu表示：「整合了6G可編程收發器的Arria II GX FPGA，具有同類最佳的訊號完整性，能夠靈活的加速產品開發，而功率消耗也比競爭方案低得多。這一個尖端元件在架構上實現了低成本和低功率消耗，提供工具來幫助解決高速序列收發器的設計難題。Altera的創新產品贏得該獎項是眾望所歸。」

作者: globe0968 時間: 2011-3-11 04:31 PM
賽靈思ISE Design Suite 13全面支援7系列FPGA 提供全新Team Design Flow強化系統層級生產力
創新工具與隨插即用IP強化方案運用開放式產業標準加速設計、驗證、建置流程並降低系統功耗

全球可編程平台領導廠商美商賽靈思（Xilinx, Inc.(NASDAQ：XLNX)）今日宣佈即刻開始供應ISE® Design Suite ISE13。此版本是獲獎無數的設計工具與IP套件最新的強化方案，能協助SoC設計團隊提高生產力，邁向真正隨插即用IP的目標，鎖定Spartan®-6、Virtex®-6、以及7系列FPGA，其中也包括領先業界的200萬邏輯單元Virtex-7 2000T元件。在縮短開發時間和降低成本的同時，ISE Design Suite 13也提供更好的驗證效能，包括IP-XACT支援的隨插即用功能，和運用時脈重覆功能讓多位工程師能同時進行研發，來縮短設計週期的新Team Design Flow。

由於賽靈思目前已推出具有百萬級系統閘功能的FPGA，像採用堆疊矽晶互連技術所打造的Virtex-7 2000T元件，以及將序列、平行、和數位訊號處理等功能整合到單一晶片上、並提供高達28 Gbps收發器速度之能力，這些高度複雜的設計對生產力的需求極為重視。根據國際半導體技術藍圖(International Technology Roadmap for Semiconductors)，若要維持高生產力曲線，業界必需將週期時間縮短50%。由於過半的設計週期是花在驗證作業上，因此ISE Design Suite 13新的CoSimulation硬體功能，以及AMBA®4 AXI4 (先進可擴充介面)匯流排功能模擬模式，皆可提供設計驗證團隊最直接的生產力優勢。

作者: globe0968 時間: 2011-3-11 04:32 PM
加速驗證流程
現在設計團隊透過採用賽靈思本身強大陣容的開發板、套件、以及賽靈思的ISE Simulator，可加速模擬週期，將以往必須花費數小時的工作時程縮短至數分鐘。透過即時模擬功能，驗證工程師可測試設計專案中已建置的模塊，其他模塊則能在模擬器中繼續進行研發，能讓整體驗證速度比原來的模擬模式更快，最高可達100倍。新的可選式AXI4匯流排功能模組，也可加在驗證測試平台上，以推動對客戶所提供的IP互連邏輯之驗證，並提高系統整體生產力。

全新Team Design Flow
ISE Design Suite 13採用全新Team Design方法(請參考利用Team Design提高生產力)，讓各組開發人員可以同時工作，可解決多位工程師合力執行一個開發案時，可能會遇到的挑戰。

ISE Design Suite行銷部資深經理Tom Feist表示：「設計SoC所需的複雜工作，光是一個設計案就需要動用多國研發團隊一起合作。不僅HDL需要動用許多工程師來開發，另外還得委任一位工程師扮演整合人員的角色，負責整個系統設計的整合與建置。而這其中更大的挑戰就是，在設計中開發不同模組的團隊成員，可能都來自許多不同廠商。」

以ISE Design Suite 12的設計保存(Design Preservation)功能為基礎來延伸，Team Design Flow可提供附加功能，讓客戶能提早進行建置，使設計案中許多已完成的部分能盡早確定，而不必苦等其他設計團隊的成員。這項新功能可支援各種先進的最佳化方法，包括可降低高達30%動態功耗的智慧時脈閘控功能、提供更快的時序收斂(timing closure)，並讓設計中其他部分能進行時序保存(timing preservation)，以提高整體生產力並減少設計迭代。

作者: globe0968 時間: 2011-3-11 04:32 PM
支援IP-XACT 的隨插即用IP
透過加速設計重複運用，ISE Design Suite 13現在可以提供新的符合賽靈思隨插即用計畫(請參考AXI4互連為隨插即用IP趨勢鋪路)的開發標準，簡化賽靈思與第三方IP廠商的開發流程，縮短設計時間。此版本新增AXI互連技術選項，可利用稀疏連接模式的AXI4互連技術，將互連矽晶片面積減少50%。高效能的AXI4系統，可將客戶的互連與記憶體介面系統頻寬提高20%。使用者現在可針對自己的效能或空間面積輕鬆定製系統，以實現最佳系統拓撲。

賽靈思亦針對其聯盟成員(Xilinx Alliance Program Members)提供一個以IP-XACT為基礎的新款IP Packager，讓聯盟成員能包裝其IP，使外界可在CORE Generator™ IP元件庫外輕鬆取得這些IP。IP-XACT讓客戶在運用賽靈思與其聯盟計畫成員的IP時，提供一致的使用者經驗。而在ISE Design Suite 13中，已有50個賽靈思IP核心支援IP-XACT，在未來一年內所有賽靈思的IP核心都將支援IP-XACT。未來推出的新版本也將開放這項功能，讓客戶能在眾多設計案中輕鬆重複運用其IP。

賽靈思聯盟計畫頂級成員Northwest Logic公司的總裁Brian Daellenbach表示：「讓我們客戶可以很容易地瞭解，並使用我們的IP是很重要的。而現在透過在ISE Design Suite中新增的IP Packager，我們就可以在客戶熟悉的CORE Generator環境中提供我們的IP，讓客戶能在其設計中更快、更容易地配置並運用我們的IP。」

賽靈思為了讓使用者更容易模擬已加密的IP，領先推出符合IEEE P1735規範，並支援AX13或AX14協定的AXI BFM模組，能與主要第三方廠商的模擬器進行模擬互通。今年賽靈思將會為聯盟計畫成員，推出完全符合IEEE P1735規範的全功能加密流程。

作者: globe0968 時間: 2011-3-11 04:32 PM
另外像是無線基頻、視訊、以及波束成型等這類需要線性代數演算的應用，現在都可在CORE Generator內建置一個全新可高度配置的Linear Algebra LogiCORE™ IP核心。此款IP可實現各種矩陣運算功能，像是矩陣加法、減法、乘法、以及矩陣純量乘法等。

ISE 13針對嵌入式系統設計新增的處理支援，是透過有高可信性的新型MicroBlaze™處理器來執行。在需要冗餘性與錯誤偵測機制的系統中，高可信性的MicroBlaze處理器可提供記憶體保護功能，並能讓冗餘的MicroBlaze處理器進行同步作業，以達成高可信性與高可靠度的需求。藉由在一個容易使用的整合式IP模塊中，提供處理器與比較器邏輯，研發人員可安全地將軟核心MicroBlaze處理器設計在各種安全應用中，像是經常需要偵測錯誤的ATM自動櫃員機。

全新文件導覽器(Documentation Navigator)
賽靈思新推出的文件導覽器(Xilinx Documentation Navigator)，能大幅改進其文件管理的關鍵功能，包括瀏覽、發現、搜尋、以及下載等。此Navigator能將賽靈思FPGA元件、軟體、機板、特定參考設計方案文件，全數整合到一個易於操作的環境。此款獨立運作的工具能提高客戶生產力，並確保他們能快速獲得所需的解答。賽靈思Documentation Navigator現已開放網路下載: www.xilinx.com/support/documentation/。

推出時程與定價
ISE Design Suit 13的所有ISE版本現已上市，邏輯版本售價2,995美元起，目前可支援32位元與64位元Window 7。客戶可至賽靈思網站免費下載30天試用版。欲立即採用或了解更多關於ISE Design Suit 13降低功耗與成本的創新設計方法，請瀏覽網站：www.xilinx.com/tools/designtools.htm。

作者: amatom 時間: 2012-12-13 03:24 PM
Altera和ARM發佈業界第一款FPGA自我調整嵌入式軟體工具套件
雙方特有的合作開發DS-5工具套件，消除了SoC FPGA元件的除錯壁壘
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2012年12月13日，台灣——Altera公司（NASDAQ：ALTR）和ARM（LON：ARM；NASDAQ：ARMH）今天宣佈，透過雙方特有的協議，兩家公司聯合開發了DS-5嵌入式軟體開發套件，實現了Altera SoC元件的FPGA自我調整除錯功能。Altera版ARM®開發Studio 5（DS-5™）工具套件經過設計，消除了整合雙核心CPU子系統與Altera SoC元件中FPGA架構的除錯壁壘。ARM架構最先進的多核心除錯器與FPGA邏輯自我調整能力相結合，這一個新工具套件透過標準DS-5使用者介面，為嵌入式軟體發展人員提供了前所未有的全晶片視覺化和控制功能。這一個新工具包含在Altera SoC嵌入式設計套裝中，將於2013年上半年開始發售。

作者: amatom 時間: 2012-12-13 03:25 PM
Altera SoC元件在一個元件中整合了雙核心ARM CortexTM-A9處理器和FPGA邏輯，讓使用者能夠在FPGA架構中實現使用者定義的周邊和硬體加速器，靈活的開發訂製現場可程式設計SoC型號產品。Altera目前發售其Cyclone® V SoC元件的最初樣品。請參考今天宣佈的新聞發佈「Altera發售其第一款SoC元件」。

Altera版ARM開發Studio 5（DS-5）工具套件能夠動態適應SoC中客戶獨特的FPGA配置，跨CPU-FPGA邊界無縫擴展嵌入式除錯功能，統一了來自CPU和FPGA區域，以及標準DS-5使用者介面的所有軟體除錯資訊。這一個工具套件與DS-5除錯器的高階多核心除錯功能相結合，並連結Quartus® II SignalTap邏輯分析器實現交叉觸發功能，前所未有的提高了除錯視覺化和控制功能，進而大幅度提高了效能。

ARM系統設計業務部執行副總裁John Cornish評論表示：「革命性創新矽晶片元件需要相對應的革命性創新軟體工具。針對Altera 28 nm Cyclone V和Arria V SoC元件，以及即將推出的Altera 20 nm SoC元件的這一個創新工具套件滿足了這些需求。這一個技術創新統一了CPU除錯和FPGA除錯，提高了用戶的效能。Altera和ARM推出的這一個高階工具技術具有優異的高效能特性，在Altera SoC開發套件和Altera SoC嵌入式設計套裝中得到了充分體現。我們相信，這一個組合將會讓我們雙方的客戶受益匪淺。」

對於ARM架構，ARM DS-5工具套裝是市場上最先進的多核心除錯器。它支援對運行非對稱多處理（AMP）和對稱多處理（SMP）系統組態的系統進行除錯。它透過JTAG和乙太網路除錯介面，廣泛應用於電路板開發、驅動程式開發、OS移植、裸金屬和Linux應用開發，具有Linux和RTOS感知功能。

作者: amatom 時間: 2012-12-13 03:25 PM
Altera公司產品和企業市場副總裁Vince Hu表示：「我們非常高興與ARM合作創新。對於軟體工程師而言，Altera版ARM DS-5工具套件是功能非常強大的開發和除錯工具，大幅度縮短了我們SoC元件的開發時間。」

關鍵特性和優點：
Altera版ARM DS-5工具套件具有以下特性：
• 軟體除錯視圖包括了開發人員在FPGA架構中程式設計的周邊元件，提供了整個SoC硬式核心和軟式核心周邊暫存器記憶體映射的無縫視圖。
• DS-5除錯器同時顯示Cortex-A9處理器核心以及在FPGA架構中實現的CoreSight™相容訂製邏輯核心的除錯／追蹤資料。
• Altera USB Blaster JTAG除錯纜線支援DS-5除錯器和其他Altera採用JTAG架構的工具，這些工具適用於Altera SoC元件。
• 支援FPGA架構中訊號事件的非置入式採集和查看，這些事件與軟體事件和處理器指令蹤跡在時間上相關聯。
• 支援CPU和FPGA邏輯區域之間的高階訊號層級硬體交叉觸發，實現了跨域硬體／軟體協同除錯。
• 包括DS-5流線性能分析器，使得來自SoC和FPGA的軟體執行緒和事件資訊與硬體計數器相關聯，可發現系統層級瓶頸並進行校正。

價格和供貨資訊
2012年12月13日在巴黎舉行的ARM技術研討會上將展示Altera SoC的Altera版ARM DS-5工具套件。這一個工具套件將含在Altera SoC嵌入式設計訂購版套裝（Altera SoC EDS）中，價格是995美元。

作者: amatom 時間: 2013-3-7 01:37 PM
標題: ADI推出FPGA夾層卡快速原型開發套件
台北2013年3月7日電 /美通社/ -- 全球高性能信號處理解決方案領導廠商Analog Devices, Inc. (NASDAQ：ADI)美商亞德諾公司，其 FPGA 開發平臺相容的 FPGA 夾層卡（FPGA Mezzanine Card，簡稱為FMC）系列採用 JEDEC JESD204B SerDes（串列器/解串器）技術，最近該系列推出新品 AD9250-FMC-250EBZ 套件。數位和類比設計人員可以利用 AD9250-FMC-250EBZ 套件簡化並快速完成高速 JESD204B ADC-FPGA 平臺的原型開發。

AD9250-FMC-250EBZ JESD204B FPGA夾層卡套件簡介

AD9250-FMC-250EBZ 採用兩個雙通道14位元高速 JESD204B 資料轉換器 AD9250，以 FMC 相容的尺寸提供四個14位元、250 MSPS 類比數位轉換器通道。兩個晶片內建的類比數位轉換器 AD9250支援 Subclass 0、1確定延遲，並提供 SYNCREF 信號用於所有四個通道的精密同步。在各種基於 FPGA 的計算密集型應用中，它可提供連接和功能以便與 Xilinx 的 Kintex-6/7和 Virtex-6/7 FPGA 平臺快速組合。

AD9250-FMC-250EBZ FMC 套件採用多級、差動管線型架構，並整合了輸出糾錯邏輯。FMC 可以由內部或外部時脈源提供時脈。它有一個外部觸發器輸入用於定制取樣控制、一個高引腳數連接器和前面板 I/O，並可用於傳導散熱的環境。FMC 允許靈活控制取樣頻率、類比輸入增益，以及透過串列通信匯流排檢測超量程。它具有電源和溫度監控功能，並提供若干省電模式以關閉不用的功能或防止卡過熱。

作者: tk02561 時間: 2013-5-17 08:09 AM
朝陽科大與全球知名晶片開發公司ALTERA簽約　成立聯合實驗室跨入國際產學合作
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簽約貴賓與朝陽師生合影。

(20130516 17:46:51)為支持台灣 EDA/SOPC 技術教育的提升和發展，朝陽科技大學在台灣友晶科技協助下，加入全球知名晶片開發公司美商ALTERA「全球大學計畫」，於5月16日正式成立「EDA/SOPC 聯合實驗室」，並完成簽約暨揭牌儀式，為該校跨入國際產學合作教學平台，樹立新里程碑。

　美商 Altera 公司台灣區業務經理吳東霖表示，所提供之軟硬體設備總值達新台幣1.2億元以上，合作期間該校並享有免費軟體版本更新權利，讓師生可以使用最先進的技術進行研究、教學、產學合作，同時亦能藉由網路上許多的公開資訊與世界名校接軌。

作者: tk02561 時間: 2013-5-17 08:09 AM
朝陽科大校長鍾任琴表示，對於ALTERA公司及友晶科技此次的慷慨捐贈深表感謝，並鼓勵朝陽師生充分善用這些得來不易且豐富的資源與設備，藉由「EDA/SOPC聯合實驗室」的成立，該校於合作期間享有免費軟體更新權利及最新專業教材，朝陽師生不但能與業界使用的軟硬體平台同步運作，有效縮短學用差距，與產業緊密結合，亦可擁有與世界眾多名校同步之教學平台，與國際一流大學無縫接軌。

　促成此一合作案之朝陽科大資訊與通訊系林進發老師表示，此次獲得ALTERA贊助的軟硬體，結合聯合實驗室內的 40 套 ALTERA DE2-115 FPGA Development Kit、DE0-Nano FPGA Development Kit與Multi-touch LCD Module 高階平台，除了能協助師生進行 SOPC / EDA 的前瞻研究外，亦可充實大學部與研究所相關課程，預期朝陽科大資訊與通訊系與校內相關領域老師，將可更進一步利用ALTERA的先進技術，在資通訊應用、汽車電子、醫療照護等相關領域之系統晶片軟硬體技術之研發，配合所開設的相關專業課程，預計將可培育更多的專業人才，以符合現今產業所需。

　朝陽科大資訊學院院長陳榮靜表示，友晶科技此次特別爭取捐贈該校之軟硬體設備包括 Quartus II 開發軟體、SOPC Builder、DSP Builder、MegaCores、Signal Processing MegaCore ，總值高達新台幣 1.2 億元，以及 10 年的軟體免費授權與更新，目前全球已逾一千多所大學及研究單位以友晶DE系列平臺成立了聯合實驗室和培訓基地，相信可提供師生完整豐富的教學資源。而朝陽科大主任秘書許光華亦表示，此一聯合實驗室建置完成後，朝陽不僅可以發展處理器設計、數位電路設計、數位訊號處理、與多媒體晶片開發等相關領域，老師更可彈性運用聯合實驗室資源，規劃出更適合的教學實驗課程，而學生亦可使用與業界同步的 FPGA 開發平台，設計出可上市產品，培養創造力與自信，在未來競爭及合作的世界舞台上更提供優勢。

訊息來源：朝陽科技大學

作者: tk02376 時間: 2013-10-28 01:20 PM
標題: 賽靈思全新版本設計套件適用於更多設計流程並革新IP易用性
Xilinx Vivado 2013.3版以最新UltraFast設計方法、新一代隨插即用IP與局部重新配置功能大幅提升生產力

　　美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX)今日發布Vivado Design Suite 2013.3版本，提供全新的UltraFastTM設計方法、加強型隨插即用IP的配置、整合與驗證功能，以及局部重新配置 (Partial Reconfiguration) 功能。Vivado®設計套件與賽靈思的All Programmable元件進行了協同最佳化，是可編程業界唯一一款SoC加強型設計套件，能夠解決系統級整合、建置與執行的生產力瓶頸。

自動支援最新UltraFast設計方法

為了加速設計週期並提高其可預測性，Vivado Design Suite 2013.3版本包含UltraFast設計方法內建的自動化關鍵功能，其中設計規則檢查(DRC)可在整個設計週期中為工程師引導設計作業，並有硬體描述語言及規範樣式，帶來最佳品質的設計結果。

加強型隨插即用IP配置、整合與驗證功能

賽靈思自2012年推出隨插即用IP計畫後，即運用IP-XACT、IEEE P1735加密技術和 AMBA®AXI4互聯傳輸協定等業界標準加速IP的整合。今年稍早時Vivado設計套件藉由提供業界首個內建IP整合器的隨插即用IP設計環境，大幅突破了RTL設計的最高生產力。

作者: tk02376 時間: 2013-10-28 01:20 PM
Vivado Design Suite 2013.3版本透過加強IP整合讓套件更簡單易用，並提供超過230個LogiCORE™和SmartCORE™ IP核心。這次版本升級可讓設計和賽靈思的IP都可做到整個系統的協同最佳化。例如設計人員現在可以在他們的整個設計中與Ethernet MAC或PCIe®等互聯IP分享時脈資源。IP的升級也可以針對IP內的收發器除錯連結埠　(Debug Port) 進行簡易的高層次存取。在Vivado邏輯分析器加入全新功能後，設計人員則可對運行中的AXI系統進行完整的讀取與寫入作業；更可以進行硬體除錯，運用先進的觸發功能偵測和擷取複雜的事件。

   這個最新版本也透過版本控制系統讓IP整合變得更容易，並運用Cadence Incisive Enterprise模擬器和Synopsys VCS模擬器將驗證流程自動化。

局部重新配置

      Vivado Design Suite 2013.3版本也可支援局部重新配置，之前已獲眾多客戶採用並透過ISE設計套件成功地創造了很多設計。局部重新配置技術可在有需要時藉由動態交換功能讓元件資源獲得更好的運用；它也可降低功耗，並可在系統平常運作的同時進行現場更新，毋須停擺作業。

      Trendium公司韌體研發經理Stephen Frey表示：「我們在賽靈思7系列的元件上運用了Vivado中的局部重新配置功能，讓我們成功打造出系統級的晶片架構，並可同時達到PCI Express®的要求。局部重新配置可讓我們在不需中斷PCI Express連結的情況下，為網路存取代理 (Network Access Agent) 平台交換協定分析模組，因而可更有效率地運用賽靈思元件。這個方法也為現有的硬體提供升級方法，可藉由全新模組進一步加強產品的功能。」

供應時程

      即日起設計人員即可至www.xilinx.com/download下載Vivado Design Suite 2013.3版本，並可上網參加Vivado設計套件的網路訓練課程，同時運用UltraFast設計方法和Vivado 設計套件的目標參考設計馬上讓設計生產力即時躍升。

作者: ritaliu0604 時間: 2013-12-11 08:48 AM
Xilinx推出440萬邏輯單元元件　將業界最高元件容量翻倍密度優勢領先整整一世代
Virtex UltraScale採用先進3D IC技術擴大元件密度領先優勢元件密度領先幅度從28奈米世代的兩倍躍升至20奈米世代的四倍提供客戶超越製程節點的優異價值
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   美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX) 今天宣布推出一款內含440萬邏輯單元的全新元件，其邏輯單元數量再次突破業界紀錄，為目前業界最高容量元件Virtex-7 2000T的兩倍以上，成功在高階元件市場連續兩個世代保持領先優勢，並為客戶提供超越製程節點的優異價值。作為賽靈思今天推出全新All Programmable UltraScale™產品陣容的最高階產品，Virtex® UltraScale VU440 3D IC元件讓賽靈思在元件密度的領先優勢從28奈米世代的兩倍翻倍到20奈米世代的四倍，使這款元件的容量超越其他所有可編程元件。VU440元件採用最先進的3D IC技術，在20奈米製程節點上提供的效能已經超出了其他公開發佈的競爭性14/16奈米製程計畫。

   Virtex UltraScale VU440元件為新一代生產與原型製作應用提供等同於5,000萬個ASIC邏輯閘的優異效能，樹立了全新的產業標竿。20奈米Virtex UltraScale 元件同時也為400G MuxSAR、400G轉發器，以及400G MAC-to-Interlaken 橋接器應用的單晶片實現方案提供了最高的系統效能和最大頻寬。

作者: ritaliu0604 時間: 2013-12-11 08:49 AM
新思科技公司(Synopsys） IP與系統行銷副總裁John Koeter表示：「新思科技全面整合軟硬體的HAPS®原型系統中，已採用了賽靈思六個世代的元件。我們期待藉由結合賽靈思Virtex UltraScale VU440元件的功能性與HAPS的獨特系統設計能力，將可提升整體的系統效能與容量，進而為早期軟體開發、軟硬體整合與SoC系統驗證提供更高的生產力。」

   Virtex UltraScale系列產品新增了可重編程的功能，為客戶帶來全新等級的效能、系統整合度和頻寬。ASIC級的架構讓Virtex UltraScale VU440元件的可擴充性成為可能支援新一代佈線方案、類ASIC時脈、電源管理功能、突破晶片互連技術效能瓶頸並確保關鍵路徑最佳化，進而讓使用率高達90%。除了主要架構模塊的重大改進之外（如頻寬更寬的多工器、高速記憶體和支援33G的收發器，也新增領先業界的整合式100Gb/s 乙太網路MAC和150Gb/s Interlaken IP核心）上述這些元件還可利用全線速的智慧型處理功能達到每秒數百gigabit傳輸速度的系統效能。

   安謀國際 (ARM)硬體加速部門總監Spencer Saunders表示：「安謀已用了先前好幾代的Virtex FPGA產品為我們的IP進行驗證。UltraScale產品在架構上的創新和Vivado設計套件的結合可達成超越以往的更高使用率與效能。 Virtex UltraScale有驚人的邏輯閘容量、優異的序列頻寬與充裕的 I/O針腳，成為協助我們快速發展新一代IP產品的絕佳選擇。」

   第二代堆疊式矽晶互連 (Stacked Silicon Interconnect, SSI) 技術是Virtex UltraScale VU440元件在頻寬與容量皆能領先業界的重要關鍵。第二代的SSI技術以台積公司的CoWoS製程技術為基礎，晶粒之間的頻寬是原來的五倍以上，同時擁有跨DSP slice邊界的統一時脈架構，能為設計人員提供虛擬單晶片的設計經驗。歸功於賽靈思的SSI技術，讓賽靈思能夠提供比其他競爭產品大二至四倍的業界最大容量元件，並且持續超越摩爾定律對於IC上容納電晶體數量與效能的預期。賽靈思於2011年在其Virtex-7 2000T元件中首次採用SSI技術，該產品也是當時全球容量最大的，內建有68億個電晶體，並提供了多達200萬個邏輯單元，等同於2,000萬個ASIC邏輯閘。

　　賽靈思UltraScale系列元件採用業界獨一無二的ASIC級可編程架構，具有 ASIC級的優勢，能將20奈米平面製程擴展至16奈米FinFET技術，並可從單晶片進展到3D IC。結合台積公司的頂尖製程技術和ASIC級Vivado®設計套件之協同最佳化，以及日前推出的UltraFast™設計方法，賽靈思得以實現1.5倍至2倍的系統級效能表現與整合，達到超越市場發展一到二年的領先優勢。

   支援賽靈思UltraScale系列元件的Vivado Design Suite 2013.4以及完整的相關技術文件目前已於www.xilinx.com/virtex-ultrascale  正式上線。欲瞭解更多UltraScale架構相關資訊，請瀏覽www.xilinx.com/ultrascale。Virtex UltraScale系列元件預計將於2014年上半年正式出貨。

作者: mister_liu 時間: 2014-4-18 08:38 AM
ivado設計套件 2014.1版新增自動化UltraFast設計方法和OpenCL硬體加速功能大幅提升生產力
全新版本有效加速7系列和UltraScale All Programmable元件的執行時間提供更佳的QoR、OpenCL核心支援並自動導入UltraFast設計方法

美商賽靈思 (Xilinx, Inc.；NASDAQ：XLNX) 今天宣布推出業界唯一支援SoC加強型開發環境的Vivado®設計套件 2014.1版。全新版本的Vivado設計套件可為UltraFast™設計方法增加自動化功能，並可為所有元件提供平均快25%的執行時間和5%的效能提升。此外，2014.1版另一項新功能是在Vivado HLS (高階合成)中增加OpenCL核心的硬體加速功能。

目前已有超過2,500家客戶接受過UltraFast設計方法的訓練，另外UltraFast設計方法教學影片也有30,000次觀看次數，賽靈思將持續提升此設計方法的知名度和採用度，以增加系統設計師的生產力。設計團隊運用UltraFast設計方法，相較於沒有使用UltraFast設計方法的設計專案，可將設計時間從數月縮短到數週即可完成。

現在全新第二版本的 Vivado設計套件中的 UltraFast設計方法可支援28奈米的7系列和20奈米的UltraScale™元件。UltraScale架構在全面可編程架構的基礎上採用先進的ASIC技術，實現數百 Gbps的系統級效能，並以全線速支援智慧型處理技術，可擴充至terabit級和 teraflop級浮點運算技術。新款設計方法也內含了使用Cadence、Mentor Graphics和Synopsys流程的高階合成、部分重新配置和驗證作業。

作者: mister_liu 時間: 2014-4-18 08:38 AM
加強工具功能

用UltraFast設計方法是提升生產力的最佳作法，關鍵在於能否用正確的方法來約束設計以達到快速的時序收歛。Vivado設計套件2014.1版可透過全新互動式的時序約束精靈自動加入正確的建置約束條件。精靈套件內的智慧型功能會要求Vivado設計資料庫取得時脈結構和通常來自IP再用而產生的約束條件，然後會引導使用者用正確的方法對設計的其他部分加以約束。

Vivado設計套件2014.1版還配套推出全新的Xilinx Tcl Store，可讓設計社群自由發布和分享能發揮有用功能及提升生產力的描述指令。在Vivado整合式設計環境中即可使用這個工具指命語言 (Tcl) 線上商店，並能提供一個開放原始碼庫，讓設計人員可以使用能夠發揮Vivado設計套件核心功能的描述指令，也可讓設計工具專家分享提升大型使用者社群作業效率的程式碼。Tcl應用程式從即日起上市，可提供客製化報告、分析、最佳化功能、工具流程控管和各種設計變更。

Vivado高階合成

當Vivado高階合成法 (HLS)用於現今各種無線通訊、醫療、國防和消費性應用的先進演算法中，以加速IP建置，可讓C、C++和System C規格在不需手動建置RTL的情況下，直接用於Xilinx® All Programmable元件。Vivado IPI ( Vivado IP Integrator) 和Vivado HLS的結合可有效降低各種開發成本，其成本相較於採用RTL方法可降低15倍。

隨著Vivado設計套件2014.1版的推出，Vivado HLS現在可提供初期的OpenCL核心支援。OpenCL可為編寫用於異質平台的核心提供架構和程式語言，現在可以順利轉換成Xilinx All Programmable元件中的IP。此外，這個版本的Vivado設計套件可藉由全新的線性代數函式庫將Vivado HLS的用途延伸至各種訊號處理應用，可快速建置C/C++演算法的IP，其中需要丘列斯基(矩陣)分解 (Cholesky decomposition)、奇異值分解(SVD) 、QR因式分解和陣矩乘法等多項功能。

供貨時程　

即日起，使用者可從www.xilinx.com/download下載Vivado設計套件 2014.1版，所有賽靈思 SDK(軟體設計工具)和賽靈思IP軟體相關更新請參考相關發布說明。另可註冊觀看Vivado設計套件的線上訓練課程，運用UltraFast 設計方法和 Vivado設計套件的目標參考設計馬上提升設計生產力。

作者: tk02561 時間: 2014-5-29 12:34 PM
Altera為下一代非揮發性FPGA提供早期使用軟體 MAX 10系列革新非揮發性FPGA整合方式，適用於大批量工業、汽車和通訊應用

2014年5月28日，台灣——Altera公司（Nasdaq: ALTR）今天宣佈，為Altera最新的第10代FPGA和SoC系列產品之一——MAX® 10 FPGA，提供Quartus® II beta軟體和早期使用文件檔案。採用台積電（TSMC）的55 nm嵌入式快閃記憶體製程技術，MAX 10 FPGA在小外形封裝、低成本和暫態接通可程式設計邏輯元件中採用了先進的製程，是革命性的非揮發性FPGA。提供軟體支援和產品文件檔案，客戶可以立即開始他們的MAX 10 FPGA設計。

Altera最近完成了首批MAX 10 FPGA投產，與台積電合作將於2014年第三季向客戶交付非揮發性FPGA系列產品。矽晶片和開發套件完成後，將會公開MAX 10 FPGA的詳細資訊。現在可透過Altera的MAX 10 FPGA早期使用計畫向客戶提供早期使用文件檔案。

Altera產品市場資深總監Patrick Dorsey評論表示：「正如我們在去年所發佈的訊息，我們所重點關注的採用嵌入式快閃記憶體技術的FPGA，是第10代系列產品的關鍵產品之一。透過對MAX 10 FPGA的早期使用，客戶現在能夠同時使用功能強大的FPGA處理技術和嵌入式快閃記憶體技術的非揮發特性。」

參加MAX 10 FPGA早期使用計畫的合格客戶可以透過Quartus II軟體，運行設計編譯和時序分析，迅速開始他們的設計。為客戶提供早期使用軟體，他們能夠更快的將產品推向市場，實現大批量應用，這些應用一般需要先進的處理能力以及較低的系統成本和功率消耗。

作者: tk02561 時間: 2014-5-29 12:34 PM
台積電北美總監Chen-Chung Chao評論表示：「台積電是第一家在55 nm製程技術上提供嵌入式快閃記憶體的晶圓代工廠，我們非常高興與Altera這樣的長期合作夥伴一起工作，在MAX 10 FPGA上實現這一種技術的產品化。我們開發的55 nm嵌入式快閃記憶體製程支援很多終端市場上需要深度非揮發性整合的應用。」

MAX 10 FPGA降低了系統整體成本以及電路板複雜度。低成本元件系列結合了非揮發性、暫態接通功能和多種高階功能，包括，數位訊號處理、類比功能、Nios® II嵌入式處理以及外部記憶體介面等。對於電路板設計人員而言，MAX 10 FPGA與Enpirion電源管理解決方案相結合，其小外形封裝、單晶片整合特性更具吸引力。這些功能使得MAX 10 FPGA非常適合應用於很多終端市場，包括：

• 汽車——品質、可靠性和整合是汽車應用領域最突出的因素。採用55 nm嵌入式快閃記憶體的MAX 10 FPGA非常適合滿足汽車工業嚴格的安全和品質標準要求。MAX 10 FPGA不需要外部配置元件，啟動時間非常短，適合高階輔助駕駛系統（ADAS）中後視攝影機等暫態接通應用。MAX 10 FPGA強大的平行處理能力結合嵌入式快閃記憶體也非常適合電動汽車（EV）、馬達控制、電池管理，以及電源轉換等底層支撐應用，透過低成本馬達和數量較少的外部元件，其快速控制迴路和較高的轉換頻率確實降低了系統成本。
• 工業——在工業控制應用中，MAX 10 FPGA能夠非常精確的感應環境狀態，透過即時控制處理功能進行回應。小外形封裝的單晶片FPGA大幅地增強了系統效率，其應用涵蓋了馬達控制和I/O模組直至物聯網（IoT）感測器處理和機器至機器（M2M）通訊等。
• 通訊——MAX 10 FPGA非常適合通訊系統應用，輔助開發多種電路板元件，管理電源排序以及I/O擴展。

供貨資訊
客戶現在可以申請beta版Quartus II軟體和早期使用文件檔案，立即開始MAX 10 FPGA設計。可以聯繫您當地的Altera業務代表，或者瀏覽www.altera.com/max10fpga，獲得軟體授權，並進行下載。2014年第三季，元件和開發套件應用成熟後，Altera將發佈MAX 10 FPGA的詳細資訊。

作者: tk02561 時間: 2014-8-18 02:10 PM
美高森美新型Libero SoC v11.4軟體改善執行時間高達35%，大幅提升FPGA設計生產力
藉著改善後的SERDES設計精靈、 I/O編輯器和腳本工具，連同針對Linux開源作業系統的完整設計流程支援，實現生產力的提升

功率、安全性、可靠度和效能差異化半導體解決方案的領先供應商美高森美公司(Microsemi Corporation，紐約納斯達克交易所代號：MSCC) 宣佈推出最新11.4版本Libero系統單晶片(SoC)綜合設計軟體，用於開發美高森美最新一代FPGA產品。

美高森美新型Libero SoC v11.4可改善其獲獎的SmartFusion2™ SoC FPGA和IGLOO2™ FPGA之設計流程執行時間，時間多達35%。新產品藉由強化後的SmartDesign圖形設計畫布、改善過的文字編輯器、設計報告和約束編輯器功能，以提供更高的設計效率。改善後的SERDES精靈具有新的時鐘選項，可以提高混合串列資料速率的靈活性。這些新的設計效率可降低美高森美客戶設計創建的複雜性，為建基於FPGA的設計帶來更快的上市時間。

自2013年推出用於SmartFusion2 和 IGLOO2 FPGA 產品的Libero SoC v11.0版本後，美高森美的Libero SoC 設計軟體已獲得廣泛的使用及支援，而到目前已經擁有超過44,000個授權。這些成果主要都是源自於美高森美FPGA 產品所具有的內在價值，目前這些FPGA 產品已在通訊、工業、航太及國防等主流應用中取得極具競爭力的地位。

最新版本Libero SoC v11.4軟體的重要新增功能是針對Linux開源作業系統的完整設計流程支援。與軟體搭配一起推出且易於使用的新FlashPro Express工具，為Linux作業系統的設備實現了程式設計和除錯的功能。這些功能為系統架構師和設計人員提供了額外的效率，可讓他們在整個設計流程中處於相同的開發環境中。

作者: tk02561 時間: 2014-8-18 02:11 PM
美高森美高級產品線行銷總監 Shakeel Peera表示：“我們推出Libero SoC v11.4設計軟體的首要目標是藉著各種改進的設計精靈、編輯器和腳本引擎 (scripting engine)，以及大幅改善的執行時間可靠性，創造增強的易用性和設計效率。這些大幅改善的性能將可協助我們的客戶將其建基於FPGA的解決方案更快地推出市場。我們還希望可利用規模大且日益增長的企業Linux作業系統安裝基礎，並經由全面的Linux設計流程來為客戶提供獨立運行整個設計的能力。”

關於Libero SoC v11.4在生產力和易用性的改善

執行時間改善
- 佈局執行時間減少多達35%
- 定時分析執行時間減少20%
- System Builder和SmartDesign Generation現在比以往快兩倍
- 檔案匯入現在比以往快兩倍

程式設計特性
- 創新的FlashPro5程式設計硬體和FlashPro Express程式設計工具，同
時支援簡化的生產線程式設計及全面支持Linux

模擬流程改善
- 在任何設計層級支持模擬測試

I/O編輯器和文字編輯器的強化
- 過濾、多行編輯、句法醒目標示、註解和區塊崩潰（block collapse）

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